JP2019006110A - 記録素子基板、記録ヘッド、及び記録装置 - Google Patents

Abstract

【課題】複数の記録素子アレイでＨＥ信号を共通化した場合に、記録素子アレイ毎で電圧降下量が異なる場合、最も電圧降下量が多い記録素子アレイに合わせて長めのパルス幅を設定する必要があり、寿命の低下などが懸念される。【解決手段】記録素子基板において、１つの記録素子アレイに関し所定の電圧が印加された状態で同時に駆動される記録素子の数を最大とした場合の電圧降下量を当該記録素子アレイの電圧降下量とし、１つのグループに割り当てられた記録素子アレイの電圧降下量の総和を当該グループの電圧降下量とした場合、前記Ｍ個のグループの電圧降下量のうちの最大値と最小値との差は、Ｎ個の記録素子アレイの電圧降下量のうちの最大値よりも小さい。【選択図】図３

Description

本発明は、記録素子基板、記録ヘッド、及び記録装置に関する。

インクジェット記録ヘッド（以下、記録ヘッド）は、種々の方式により吐出するインク滴を形成するものが知られている。その中でも、インク吐出のためのエネルギーとして熱を利用する記録ヘッドは、高密度のマルチノズル化を比較的容易に実現でき、高解像度、高画質で高速な記録が可能である。

近年、高解像度、高画質のために素子数が増加傾向にあり、それらの素子を駆動するための記録ヘッドの端子数の増加が問題となっている。記録ヘッドの端子数の増加はヘッドコストや電気的接続の信頼性などに影響があるため、端子数をできるだけ削減することが望ましい。

特許文献１では、従来、記録ヘッドの外部から送信していた、素子を駆動する時間を規定するＨＥ（ヒートイネーブル）信号を基板内部で生成することにより、ＨＥ信号の端子を削減している。

特許第５４７３７６７号公報

特許文献１では、ＨＥ信号を生成するＨＥ信号生成回路を記録素子アレイ毎に設けることになる。その結果、記録素子アレイの増加に対応してＨＥ信号生成回路は増え、ＨＥ信号生成回路は回路規模として膨大なため、回路スペースを圧迫することとなる。これに対する解決策として、複数の記録素子アレイでＨＥ信号を共通化し、ＨＥ信号毎に駆動する方法が挙げられる。これにより、ＨＥ信号生成回路の増加を抑えられる。しかし、記録素子アレイ毎で電圧降下量が異なる場合、新たな課題として各ＨＥ信号を駆動した場合で電圧降下量が異なるという課題が発生する。これにより、最も電圧降下量が多い記録素子に合わせてＨＥ信号に対し長めのパルス幅を設定する必要があり、その結果、記録素子の寿命の低下などが懸念される。

本発明は、記録素子基板において、ＨＥ信号の共通化により回路スペースを抑えることでコストを削減しつつ、過剰なパルス幅の設定を回避して記録素子の寿命の低下を抑制することを目的とする。

上記課題を解決するために本発明は以下の構成を有する。すなわち、記録素子基板であって、それぞれが、複数の記録素子を含む記録素子アレイと、前記記録素子アレイに含まれる前記複数の記録素子を駆動させるための複数の駆動素子とを含んで構成されるＮ（Ｎ≧３）個の回路素子列であって、それぞれがＭ（２≦Ｍ＜Ｎ）個のグループのうちのいずれかに割り当てられ、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されるＮ個の回路素子列と、前記Ｍ個のグループに対応して設けられたＭ個の信号生成回路であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動又は前記グループに属する複数の記録素子アレイの同時駆動を行うために、それぞれが記録素子を駆動する期間を定めるＭ個の駆動信号を生成し、当該Ｍ個の駆動信号のそれぞれを、対応するグループに属する回路素子列へ出力するＭ個の信号生成回路とを有し、１つの記録素子アレイに関し前記所定の電圧が印加された状態で同時に駆動される記録素子の数を最大とした場合の電圧降下量を当該記録素子アレイの電圧降下量とし、１つのグループに割り当てられた記録素子アレイの電圧降下量の総和を当該グループの電圧降下量とした場合、前記Ｍ個のグループの電圧降下量のうちの最大値と最小値との差は、前記Ｎ個の記録素子アレイの電圧降下量のうちの最大値よりも小さい。

本発明によれば、記録素子基板において、ＨＥ信号の共通化により回路スペースを抑えることでコストを削減しつつ、過剰なパルス幅の設定を回避して記録素子の寿命の低下を抑制することができる。

インクジェット記録装置の構成例を示す外観斜視図。 本発明に係るインクジェット記録装置の制御構成の例を示す図。 本発明に係る記録素子基板の全体構成の例を示す図。 第１の実施形態に係る記録素子基板の概略図。 第１の実施形態に係る回路構成の例を示す図。 第１の実施形態に係る回路構成の例を示す図。 第２の実施形態に係る回路構成の例を示す図。 第２の実施形態に係る回路構成の例を示す図。 第３の実施形態に係る回路構成の例を示す図。 第４の実施形態に係る回路構成の例を示す図。 本発明に係る記録ヘッドの斜視図。 図３に示すＨＥ信号生成回路の動作例を示す図。 第４の実施形態に係る回路構成の例を示す図。 第４の実施形態に係る回路構成の例を示す図。

この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「記録素子」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

本発明に係る記録ヘッドは、その記録幅が記録媒体の幅に相当するようなフルラインタイプの記録ヘッドを備えた記録装置に用いる例にて説明する。なお、これに限定するものではなく、配線の長さなどにより、本発明により解決すべき問題が発生し得る場合には、シリアルタイプの記録ヘッドを備えた記録装置に用いられてもよい。

［記録装置の概要説明］
図１はフルラインのインクジェット記録ヘッド（以下、記録ヘッド）１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙと常に安定したインク吐出を保証するための回復系ユニットを備えた記録装置１の構造を説明するための斜視透視図である。なお、以下の説明において、４つのインクに対応した記録ヘッドを例に挙げて説明するが、この数に限定するものではない。また、記録ヘッドにおいて共通した構成については、添え字を省略して記録ヘッド１０として示す。図１１は、記録ヘッド１０の斜視図である。記録ヘッド１０は記録素子基板１００を直線上に１５個配列（インラインに配置）されるライン型の記録ヘッド（液体吐出ヘッド）である。図１１に示すように、記録ヘッド１０には複数の記録素子基板１００と、フレキシブル配線基板１４０および電気配線基板１９０を介して電気的に接続された信号入力端子１９１と、電力供給端子１９２を備える。信号入力端子１９１及び電力供給端子１９２は、記録装置１の制御部と電気的に接続され、それぞれ、吐出駆動信号及び吐出に必要な電力を記録素子基板１００に供給する。電気配線基板１９０内の電気回路によって配線を集約することで、信号入力端子１９１及び電力供給端子１９２の数を記録素子基板１００の数に比べて少なくできる。これにより、記録装置１に対して記録ヘッド１０を組み付ける時やその交換時に取り外しが必要な電気接続部数が少なくて済む。

記録装置１において、記録媒体１５は、フィーダユニット１７から、これら記録ヘッド１０による印刷位置に供給され、記録装置１の筐体１８に具備された搬送ユニット１６によって搬送される。

記録媒体１５への画像の印刷は、記録媒体１５を搬送しながら、記録媒体１５の基準位置がブラック（Ｋ）インクを吐出する記録ヘッド１０Ｋの下に到達したときに、記録ヘッド１０Ｋからブラックインクを吐出する。同様に、シアン（Ｃ）インクを吐出する記録ヘッド１０Ｃ、マゼンタ（Ｍ）インクを吐出する記録ヘッド１０Ｍ、イエロ（Ｙ）インクを吐出する記録ヘッド１０Ｙの順に、各基準位置に記録媒体１５が到達すると各色のインクを吐出してカラー画像が形成される。こうして画像が印刷された記録媒体１５はスタッカトレイ２０に排出されて堆積される。

記録装置１は、更に搬送ユニット１６、記録ヘッド１０にインクを供給するためのインク毎に交換可能なインクカートリッジ（不図示）を有している。またさらに、記録ヘッド１０へのインク供給や回復動作のためのポンプユニット（不図示）、記録装置１全体を制御する制御基板（不図示）等を有している。またフロントドア１９は、インクカートリッジの交換用の開閉扉である。

［制御構成］
次に、図１を用いて説明した記録装置の記録制御を実行するための制御構成について説明する。

図２は、記録装置１の制御回路の構成を示すブロック図である。図２において、コントローラ３０は、ＭＰＵ３１、ＲＯＭ３２、ゲートアレイ（Ｇ．Ａ．）３３、及びＤＲＡＭ３４を含んで構成される。インタフェース４０は、記録データを入力するインタフェースである。ＲＯＭ３２は、不揮発性の記憶領域であり、ＭＰＵ３１が実行する制御プログラムを格納する。ＤＲＡＭ３４は、記録データや記録ヘッド１０に供給される記録信号等のデータを保存しておくＤＲＡＭである。ゲートアレイ３３は、記録ヘッド１０に対する記録信号の供給制御を行うゲートアレイであり、インタフェース４０、ＭＰＵ３１、ＤＲＡＭ３４間のデータ転送制御も行う。キャリッジモータ９０は、記録ヘッド１０を搬送するためのモータである。搬送モータ７０は、記録紙搬送のためのモータである。ヘッドドライバ５０は、記録ヘッド１０を駆動する。モータドライバ６０、８０はそれぞれ、搬送モータ７０、キャリッジモータ９０を駆動するためのモータドライバである。

なお、図１に示すようなフルライン記録ヘッドを用いる構成の記録装置では、キャリッジモータ９０やそのモータを駆動するモータドライバ８０は存在しない。このために、図２ではカッコ符号にて示している。

上記制御構成の動作を説明すると、インタフェース４０に記録データが入るとゲートアレイ３３とＭＰＵ３１との間で記録データが記録用の記録信号に変換される。そして、モータドライバ６０、８０が駆動されると共に、ヘッドドライバ５０に送られた記録データに従って記録ヘッド１０が駆動され、記録が行われる。

＜第１の実施形態＞
本発明の第１の実施形態に係る記録素子基板の構成について、図面を用いて説明する。

図３は、本実施形態に係る記録ヘッド１０に複数設けられる記録素子基板１００の回路全体の概略構成を示すブロック図である。記録素子基板１００は、記録素子アレイ１０１（４つの記録素子アレイ１０１−１、１０１−２、１０１−３、１０１−４）、駆動回路１０２（４つの駆動回路１０２−１、１０２−２、１０２−３、１０２−４）、ＨＥ信号生成回路１０３（２つのＨＥ信号生成回路１０３−１、１０３−２）、及びシフトレジスタ（ＳＲ）１０４を含んで構成される。記録素子アレイ１０１は、インクを吐出するための記録素子が複数並んで構成される。駆動回路１０２は、記録素子アレイ１０１内の記録素子を選択し駆動するための回路である。ＨＥ信号生成回路１０３は、信号発生手段として機能し、各記録素子を駆動（通電）する期間を決定するヒートイネーブル信号（ＨＥ信号）を生成する。ＨＥ信号生成回路１０３−１は、ヒートイネーブル信号（ＨＥ１）を駆動回路１０２−１と駆動回路１０２−２へ出力する。ＨＥ１に基づき、記録素子アレイ１０１−１と記録素子アレイ１０１−２は、同時に駆動される。ＨＥ信号生成回路１０３−２は、ヒートイネーブル信号（ＨＥ２）を駆動回路１０２−３と駆動回路１０２−４へ出力する。ＨＥ２に基づき、記録素子アレイ１０１−３と記録素子アレイ１０１−４は、同時に駆動される。ＳＲ１０４は、ＤＡＴＡ信号（第１の信号）から記録素子選択データ、駆動信号立ち上がりタイミングデータ、駆動信号立下りタイミングデータを取り込むシフトレジスタである。補足すると、例えば、駆動回路１０２−１、１０２−２に設定される記録素子選択データに識別データを含む構成にすれば、識別データの値に基づき、記録素子アレイ１０１−１、１０１−２の両方を駆動するか、もしくは、記録素子アレイ１０１−１、１０１−２のいずれか一方を駆動するかを設定することができる。この回路構成は、駆動回路１０２−３、１０２−４についても同様であり、駆動させる記録素子を所定の信号により設定してよい。なお、ＳＲ１０４は、記録素子基板１００の解像度などに応じて設けられる数が異なる。

ＤＡＴＡは、記録素子選択データ、駆動信号立ち上がりタイミングデータ、駆動信号立下りタイミングデータなどの駆動に関するデータ信号である。ＣＬＫは、クロック信号である。ＣＬＫ＋とＣＬＫ−は互いに位相が反転しているクロック信号である。ＬＴは、ラッチ信号である。ＤＡＴＡは、ＣＬＫ信号と同期して記録素子基板１００のＳＲ１０４に取り込まれ、ＬＴ信号によって、ＨＥ信号生成回路１０３および駆動回路１０２内でデータを確定する。ここでは、１のＨＥ信号生成回路１０３が、ＨＥ信号（第２の信号）を生成し、２つの記録素子アレイ１０１に対して生成したＨＥ信号を与えて駆動させる。このように、図３に示す回路は、記録素子の駆動周期内に、データ信号とラッチ信号の受信とＨＥ信号の生成を行う。図１２は、記録素子の１駆動周期におけるＨＥ信号生成回路１０３の内部の動作を示す。ＨＥ信号生成回路１０３は、ＬＶＤＳ（低電圧差動伝送）を用いてＣＬＫ＋とＣＬＫ−を受信し、これらに基づき、内部ＣＬＫ信号を生成する。ＨＥ信号生成回路１０３は、ＳＲ１０４より駆動信号立ち上がりタイミングデータ及び駆動信号立下りタイミングデータを受信し、これらのデータに基づいて、基準タイミングから内部ＣＬＫ信号の立ち上がりエッジの数をカウントする。これにより、タイミングＴ１において立ち上がりタイミングパルスが生成され、タイミングＴ２において立下りタイミングパルスが生成される。ＨＥ信号生成回路１０３は、この立ち上がりタイミングパルスと立下りタイミングパルスに基づいて、パルス幅Ｐｗの駆動信号（ＨＥ信号）を生成する。このように、駆動信号立ち上がりタイミングデータ、および駆動信号立下りタイミングデータによって、駆動信号（ＨＥ信号）のパルス幅を設定できる。図１の構成では、２つのＨＥ信号生成回路１０３を用いた構成例を示し、以降この構成を用いて説明する。なお、これは一例であり、これに限定するものではない。

図４は、記録素子基板１００の概略図である。記録素子基板１００は、ＤＡＴＡ、ＣＬＫ、ＬＴ、ＣＬＫ＋、ＣＬＫ−などの信号や記録素子の駆動電圧を取り込む入力部としての端子２０１、ＤＡＴＡからＨＥ信号を生成するＨＥ信号生成回路１０３、記録素子アレイ１０１、及び駆動回路１０２が配置される。記録素子アレイ１０１と駆動回路１０２との組を回路素子列として、複数の回路素子列が記録素子基板１００の長手方向に沿って並列に並べられている。ここでは、記録素子基板１００は平行四辺形の形状にて構成され、その長手方向の片側の端部に、複数の端子２０１が並べて設けられている。記録素子アレイや駆動回路の配置について補足すると、図４に示すように、記録素子アレイ１０１−１は、記録素子アレイ１０１−２より少し左側に配置されている。記録素子アレイ１０１−２は、記録素子アレイ１０１−３より少し左側に配置されている。このように、記録素子アレイは記録素子基板の平面形状（斜辺の傾き）に応じて、ずれて配置されている。このことは、駆動回路（１０２−１〜１０２−４）の配置についても同様である。上述のような配置になっているため、並列に並べられた複数の記録素子アレイ１０１および駆動回路１０２と、複数の端子２０１との記録素子基板１００上での配線距離は異なる。

図５は、図４に対応した記録素子基板１００の電気回路の概略図である。複数の記録素子アレイ１０１それぞれにおける複数の記録素子は、記録素子基板１００上を覆うように形成されたベタ配線（不図示）でＶＨおよびＧＮＤＨに電気的に接続されている。ＶＨは、電源端子であり、上述の複数の端子２０１の１つである。この電源端子に、駆動用電圧として所定の電圧（例えば、２４ボルト）が入力される。ＧＮＤＨは、グランド端子であり、上述の複数の端子２０１の１つである。このグランド端子に、グランド電圧が入力される。従って、このＶＨとＧＮＤＨの間には、２４ボルトが印加される。なお、この電源端子とグランド端子は、電力供給端子１９２に含まれる電源端子とグランド端子とそれぞれ接続されている。そして、各記録素子は、ＨＥ信号と選択データに基づいてスイッチング素子（駆動素子）３０１により駆動される。スイッチング素子３０１は記録素子に対応して、駆動回路１０２内にて複数が設けられる。スイッチング素子３０１は、記録素子と直列に接続されている。このスイッチング素子は、例えばＭＯＳ型トランジスタである。記録素子アレイ１０１と駆動回路１０２（複数のスイッチング素子３０１）の組は、並列にＶＨおよびＧＮＤＨと電気的に接続される。ここで、接続に用いられる配線（接続配線）はベタ配線であるため複数の記録素子アレイ１０１それぞれで、端子２０１との配線の距離が異なる。そのため、配線抵抗に差が生じ、電圧が印加された状態の複数の記録素子アレイ１０１間での電圧降下量が異なる。図５に示すように、電源端子ＶＨと複数の記録素子アレイ１０１それぞれとの配線の距離（配線抵抗）は異なる。また、グランド端子ＧＮＤＨと複数の駆動回路１０２それぞれとの配線の距離（配線抵抗）は異なる。なお、図４や図５においては、説明を簡単にするために、ラッチ回路や選択回路を省いている。ラッチ回路は、ＳＲ１０４に入力された選択データを、ＬＴ信号によって保持する。選択回路は、ＨＥ信号と選択データの論理演算の結果である選択信号をＭＯＳ型トランジスタのゲート端子へ出力する。これによって、選択されたスイッチング素子３０１が駆動する。駆動回路１０２のスペースに余裕があれば、駆動回路１０２がラッチ回路や選択回路を含む構成にしても構わない。

図６は、図５に対してＨＥ信号生成回路１０３、駆動回路１０２、記録素子アレイ１０１のみ抽出した簡略図である。記録素子アレイ１０１の数よりも少ないＨＥ信号生成回路１０３によって生成されたＨＥ信号で記録素子アレイ１０１を駆動する。ここでは、図３〜図６の各回路は対応しているものとし、同じ種類の構成要素を、便宜上、上から順に「第１」「第２」として示す。また、個別の説明を要する場合には、参照番号に添え字を付して示す。以下に示すＶｄの添え字は、同時に駆動させる記録素子アレイ１０１を示す。また、単一の記録素子アレイの電圧降下量をアレイ電圧降下量とも称し、グループにおける電圧降下量をグループ電圧降下量とも称する。

図５において、第１の記録素子アレイ１０１−１のみを駆動した場合、電流Ｉ１が流れる。この時の配線抵抗による電圧降下Ｖｄ１１は、
Ｖｄ１１＝Ｉ１×（Ｒ_１ＶＨ＋Ｒ_２ＶＨ＋Ｒ_３ＶＨ＋Ｒ_４ＶＨ＋Ｒ_{１ＧＮＤＨ}＋Ｒ_{２ＧＮＤＨ}＋Ｒ_{３ＧＮＤＨ}＋Ｒ_{４ＧＮＤＨ}）
で表される。

次に一つのＨＥ信号によって記録素子アレイ１０１を２つ駆動する場合について説明する。第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を駆動する場合、Ｉ１およびＩ２が流れる。この時の第１の記録素子アレイ１０１−１における電圧降下Ｖｄ１２は、
Ｖｄ１２＝Ｉ１×（Ｒ_１ＶＨ＋Ｒ_２ＶＨ＋Ｒ_３ＶＨ＋Ｒ_４ＶＨ＋Ｒ_{１ＧＮＤＨ}＋Ｒ_{２ＧＮＤＨ}＋Ｒ_{３ＧＮＤＨ}＋Ｒ_{４ＧＮＤＨ}）＋Ｉ２×（Ｒ_２ＶＨ＋Ｒ_３ＶＨ＋Ｒ_４ＶＨ＋Ｒ_{２ＧＮＤＨ}＋Ｒ_{３ＧＮＤＨ}＋Ｒ_{４ＧＮＤＨ}）
となる。つまり、電圧降下が、
ΔＶｄ１２＝Ｖｄ１２−Ｖｄ１１＝Ｉ２×（Ｒ_２ＶＨ＋Ｒ_３ＶＨ＋Ｒ_４ＶＨ＋Ｒ_{２ＧＮＤＨ}＋Ｒ_{３ＧＮＤＨ}＋Ｒ_{４ＧＮＤＨ}）
の分だけ増加する。この差分（ΔＶｄ）を加味して記録素子がインクを吐出するのに十分なパルス幅を設定する必要がある。

一方、第１の記録素子アレイ１０１−１と第４の記録素子アレイ１０１−４を駆動する場合、Ｉ１およびＩ４が流れる。この時の第１の記録素子アレイ１０１−１における電圧降下Ｖｄ１４は、
Ｖｄ１４＝Ｉ１×（Ｒ_１ＶＨ＋Ｒ_２ＶＨ＋Ｒ_３ＶＨ＋Ｒ_４ＶＨ＋Ｒ_{１ＧＮＤＨ}＋Ｒ_{２ＧＮＤＨ}＋Ｒ_{３ＧＮＤＨ}＋Ｒ_{４ＧＮＤＨ}）＋Ｉ４×（Ｒ_４ＶＨ＋Ｒ_{４ＧＮＤＨ}）
となる。つまり、電圧降下が、
ΔＶｄ１４＝Ｖｄ１４−Ｖｄ１１＝Ｉ４×（Ｒ_４ＶＨ＋Ｒ_{４ＧＮＤＨ}）
の分だけ増加する。

記録素子アレイ１０１それぞれの記録素子の抵抗値は、吐出するインクや吐出量によって異なる場合を考える。例えば、第一の記録素子アレイ１０１−１の各記録素子の抵抗値が高い場合があり、そのとき電流値Ｉ１は低くなる。同様に電流値Ｉ２、Ｉ３、Ｉ４も記録素子アレイ１０１それぞれの記録素子の抵抗値によって異なる。すると、記録素子アレイ１０１それぞれにおける電圧降下Ｖｄ１１、Ｖｄ２２、Ｖｄ３３、Ｖｄ４４は、Ｉ１、Ｉ２、Ｉ３、Ｉ４によって大小関係が異なることとなる。このとき、同時駆動のときの電圧降下を抑えるような組み合わせで、記録素子アレイ１０１を同時に駆動することが好ましい。例えば、Ｖｄ１１＞Ｖｄ２２＝Ｖｄ３３＞Ｖｄ４４となるとする。この場合、２つのＨＥ信号で記録素子アレイ１０１を駆動させる際の好ましい組み合わせは次のようになる。一つ目のＨＥ信号であるＨＥ１では第１の記録素子アレイ１０１−１と第４の記録素子アレイ１０１−４を駆動する。そして、２つ目のＨＥ信号であるＨＥ２では第２の記録素子アレイ１０１−２と第３の記録素子アレイ１０１−３を駆動する。

次に、記録素子アレイ１０１それぞれの記録素子の抵抗値が同じ、つまり、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４の場合について説明する。この場合でも図５に示すように記録素子アレイ１０１それぞれでの配線抵抗が異なるため、同時に駆動する記録素子アレイ１０１によって電圧降下が異なる。上記の例では、第１の記録素子アレイ１０１−１に着目したとき、第２の記録素子アレイ１０１−２を同時駆動する場合の電圧降下は第４の記録素子アレイ１０１−４を同時駆動したときよりも高くなる。そのため、第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を同時駆動する場合には、第１の記録素子アレイ１０１−１と第４の記録素子アレイ１０１−４を同時駆動したときよりもパルス幅を長めに設定する必要がある。

しかし、必要以上にパルス幅を長くすることは記録素子基板の寿命の低下を招く可能性がある。このように、複数の記録素子アレイでの電圧降下が異なる構成で、ＨＥ信号を共通化して駆動する際には、同時に駆動する記録素子アレイの組み合わせが重要となる。

Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４の場合、電圧降下ＶｄはＶｄ１１＞Ｖｄ２２＞Ｖｄ３３＞Ｖｄ４４となる。このとき、同じＨＥ信号で駆動する記録素子アレイ１０１は、第１の記録素子アレイ１０１−１と第３の記録素子アレイ１０１−３、または、第１の記録素子アレイ１０１−１と第４の記録素子アレイ１０１−４が好ましい。

次に具体例を示す。記録素子アレイ１０１は、複数の記録素子を有しており、この複数の記録素子は、複数のブロックに割り当てられている。記録素子アレイ１０１は、ブロック単位で駆動を行う。言い換えると、記録素子は、ブロック毎に異なるタイミングで駆動される。従って、同じブロックに属する記録素子は同時に駆動され、異なるブロックに属する記録素子は異なるタイミングで駆動される。このように、記録素子アレイ１０１が有する複数の記録素子は、ブロック単位で駆動するいわゆる時分割駆動を行う。この時分割駆動を行う場合、同時に駆動するブロックに属する記録素子が全て駆動した際に、電圧降下が最大になる。各記録素子アレイ１０１の電圧降下は流れる電流に比例するため、各記録素子アレイ１０１での記録素子の同時オン数を最大にした場合が最大電圧降下となる。また、最大電圧降下は記録素子アレイ１０１内で各々の記録素子で電圧降下が異なる場合、その中で最も大きい電圧降下で考える。

例えば、記録素子アレイ１０１それぞれの最大電圧降下が、Ｖｄ１１ｍａｘ＝３３０ｍＶ、Ｖｄ２２ｍａｘ＝２３０ｍＶ、Ｖｄ３３ｍａｘ＝１３０ｍＶ、Ｖｄ４４ｍａｘ＝３０ｍＶとする。このとき、ＨＥ信号ＨＥ１で第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を同時に駆動すると、第１の記録素子アレイ１０１−１で生じる電圧降下Ｖｄ１２ｍａｘは、３３０ｍＶ＋２３０ｍＶ＝５６０ｍＶである。一方、ＨＥ信号ＨＥ２で第３の記録素子アレイ１０１−３と第４の記録素子アレイ１０１−４を同時に駆動すると、第３の記録素子アレイ１０１−３で生じる電圧降下Ｖｄ３４ｍａｘは、１３０ｍＶ＋３０ｍＶ＝１６０ｍＶである。この組み合わせの場合、ＨＥ信号ＨＥ１のパルス幅を長めに設定する必要があり、そのため、記録素子の寿命を低下させる要因となる。

好ましい形態を次に示す。ＨＥ信号ＨＥ１で第１の記録素子アレイ１０１−１と第３の記録素子アレイ１０１−３を同時に駆動すると、第１の記録素子アレイ１０１−１で生じる電圧降下Ｖｄ１３ｍａｘは３３０ｍＶ＋１３０ｍＶ＝４６０ｍＶである。一方、ＨＥ信号ＨＥ２で第２の記録素子アレイ１０１−２と第４の記録素子アレイ１０１−４を同時に駆動すると、第２の記録素子アレイ１０１−２で生じる電圧降下Ｖｄ２４ｍａｘは２３０ｍＶ＋３０ｍＶ＝２６０ｍＶである。このように、ＨＥ信号ＨＥ１で駆動する場合の電圧降下が第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を同時に駆動する場合よりも低くなる。これは、各々のＨＥ信号で駆動される記録素子アレイ１０１内の最大電圧降下の総和の差（Ｖｄ１３ｍａｘ−Ｖｄ２４ｍａｘ＝４６０ｍＶ−２６０ｍＶ＝２００ｍＶ）が、各記録素子アレイの最大電圧降下（Ｖｄ１１ｍａｘ、Ｖｄ２２ｍａｘ、Ｖｄ３３ｍａｘ、Ｖｄ４４ｍａｘ）の最大値（Ｖｄ１１ｍａｘ＝３３０ｍＶ）よりも小さくなることが好ましいことを意味する。言い換えると、複数のＨＥ信号それぞれを記録素子アレイ１０１に割り当てた際に、記録素子アレイ１０１の各組の最大電圧降下の総和の最大値と最小値との差が、複数の記録素子アレイそれぞれの電圧降下の最大値よりも小さくなるように、ＨＥ信号の割り当てを行うようにする。

さらに、別の好ましい形態を示す。ＨＥ信号ＨＥ１で第１の記録素子アレイ１０１−１と第４の記録素子アレイ１０１−４を同時に駆動すると、第１の記録素子アレイ１０１−１で生じる電圧降下Ｖｄ１４ｍａｘは、３３０ｍＶ＋３０ｍＶ＝３６０ｍＶである。一方、ＨＥ信号ＨＥ２で第２の記録素子アレイ１０１−２と第３の記録素子アレイ１０１−３を同時に駆動すると、第２の記録素子アレイ１０１−２で生じる電圧降下Ｖｄ２３ｍａｘは２３０ｍＶ＋１３０ｍＶ＝３６０ｍＶである。この場合でも、ＨＥ信号ＨＥ１で駆動する場合の電圧降下Ｖｄ２３ｍａｘが第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を同時に駆動する場合よりも低くなる。この構成例においても、各々のＨＥ信号で駆動される記録素子アレイ１０１内の最大電圧降下の総和の差（Ｖｄ１４ｍａｘ−Ｖｄ２３ｍａｘ＝３６０ｍＶ−３６０ｍＶ＝０ｍＶ）が、記録素子アレイ１０１それぞれの最大電圧降下（Ｖｄ１１ｍａｘ、Ｖｄ２２ｍａｘ、Ｖｄ３３ｍａｘ、Ｖｄ４４ｍａｘ）の最大値（Ｖｄ１１ｍａｘ＝３３０ｍＶ）よりも小さくなり、好ましい形態となる。

上述したように、本実施形態では、２つの記録素子アレイで構成されるグループ（群）を２つ定め、この２つのグループにそれぞれ別々のＨＥ信号生成回路を割り当てる。つまり、グループ毎にＨＥ信号生成回路が設けられている。グループに割り当てられた２つのＨＥ信号生成回路１０３はそれぞれ、互いに異なるタイミングでＨＥ信号を出力する。１のＨＥ信号にて同時に駆動させる記録素子アレイの組み合わせ（割り当て）を定義することで、ＨＥ信号の共通化により回路スペースを抑えることでコストを削減しつつ、過剰なパルス幅設定を回避して、記録素子の寿命の低下を抑制することが可能となる。

＜第２の実施形態＞
次に、本発明に係る第２の実施形態として、図７に示すように、２つのＨＥ信号（ＨＥ１、ＨＥ２）で３つの記録素子アレイ１０１−１〜１０１−３を駆動する場合について説明する。つまり、ＨＥ信号生成回路の数（Ｍ個）と記録素子アレイの数（Ｎ個）、および、その組み合わせを変更した例について説明する。

図８は、図７に対してＨＥ信号生成回路１０３、駆動回路１０２、記録素子アレイ１０１のみ抽出した簡略図である。記録素子アレイ１０１それぞれの最大電圧降下がＶｄ１１ｍａｘ＝６００ｍＶ、Ｖｄ２２ｍａｘ＝５００ｍＶ、Ｖｄ３３ｍａｘ＝４００ｍＶの場合を考える。このとき、ＨＥ信号ＨＥ１で第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を同時に駆動すると、生じる電圧降下Ｖｄ１２ｍａｘは６００ｍＶ＋５００ｍＶ＝１１００ｍＶである。一方、ＨＥ信号ＨＥ２で第３の記録素子アレイ１０１−３を駆動すると、生じる電圧降下Ｖｄ３３ｍａｘは４００ｍＶである。この場合、各々のＨＥ信号で駆動される記録素子アレイ１０１内の最大電圧降下の総和の差（Ｖｄ１２ｍａｘ−Ｖｄ３３ｍａｘ＝１１００ｍＶ−４００ｍＶ＝７００ｍＶ）が、記録素子アレイ１０１それぞれの最大電圧降下（Ｖｄ１１ｍａｘ、Ｖｄ２２ｍａｘ、Ｖｄ３３ｍａｘ）の最大値（Ｖｄ１１ｍａｘ＝６００ｍＶ）よりも大きくなり、好ましくない。

これは、各々のＨＥ信号で駆動される記録素子アレイ１０１の最大電圧降下の総和の差が、記録素子アレイ１０１の最大電圧降下の最大値よりも大きい場合は、最大電圧降下の最大値となる記録素子アレイ１０１が別のＨＥ信号で駆動される方が好ましいことを意味する。つまり、上記の例では、第１の記録素子アレイ１０１−１と第３の記録素子アレイ１０１−３がＨＥ信号ＨＥ２により同時駆動されることで、Ｖｄ１３ｍａｘ＝６００ｍＶ＋４００ｍＶ＝１０００ｍＶ、Ｖｄ２２ｍａｘ＝５００ｍＶとなる。その結果、記録素子アレイ１０１で生じる電圧降下を低減することができる。

また、上記の例では、ＨＥ信号ＨＥ１によって第１の記録素子アレイ１０１−１を駆動し、ＨＥ信号ＨＥ２によって第２の記録素子アレイ１０１−２と第３の記録素子アレイ１０１−３を駆動したとする。この場合も、Ｖｄ１１ｍａｘ＝６００ｍＶ、Ｖｄ２３ｍａｘ＝５００ｍＶ＋４００ｍＶであり、Ｖｄ２３ｍａｘ−Ｖｄ１１ｍａｘ＝３００ｍＶ＜Ｖｄ１１ｍａｘ＝６００ｍＶとなり、好ましい例となる。

以上、本実施形態の構成においても、第１の実施形態と同様の効果を得ることが可能である。

＜第３の実施形態＞
次に、本発明に係る第３の実施形態として、図９に示す３つのＨＥ信号（ＨＥ１、ＨＥ２、ＨＥ３）で４つの記録素子アレイ１０１−１〜１０１−４を駆動する場合について説明する。第３の実施形態では、４つの記録素子アレイ１０１のうち、２つの記録素子アレイ１０１で構成されるグループ（群）を１つ定め、このグループに３つのＨＥ信号生成回路１０３のうち１つを割り当てる。残る２つの記録素子アレイ１０１は、残る２つのＨＥ信号生成回路１０３をそれぞれ割り当てる構成とする。３つのＨＥ信号生成回路１０３は、互いに異なるタイミングでＨＥ信号を出力する。

記録素子アレイ１０１−１〜１０１−４のそれぞれの最大電圧降下がＶｄ１１ｍａｘ＝４００ｍＶ、Ｖｄ２２ｍａｘ＝３００ｍＶ、Ｖｄ３３ｍａｘ＝２００ｍＶ、Ｖｄ４４ｍａｘ＝１００ｍＶの場合を考える。このとき、ＨＥ信号ＨＥ１で第１の記録素子アレイ１０１−１と第２の記録素子アレイ１０１−２を同時に駆動すると、生じる最大電圧降下Ｖｄ１２ｍａｘは４００ｍＶ＋３００ｍＶ＝７００ｍＶである。一方、ＨＥ信号ＨＥ２で第３の記録素子アレイ１０１−３を駆動すると、第３の記録素子アレイ１０１−３で生じる最大電圧降下Ｖｄ３３ｍａｘは２００ｍＶである。さらに、ＨＥ信号ＨＥ３で第４の記録素子アレイ１０１−４を駆動すると、第４の記録素子アレイ１０１−４で生じる最大電圧降下Ｖｄ４４ｍａｘは１００ｍＶである。

この場合、各々のＨＥ信号で駆動される記録素子アレイ１０１内の最大電圧降下の総和の差はＨＥ信号ＨＥ１とＨＥ３で最も大きくなる。その結果、Ｖｄ１２ｍａｘ−Ｖｄ４４ｍａｘ＝７００ｍＶ−１００ｍＶ＝６００ｍＶが、各記録素子アレイの最大電圧降下（Ｖｄ１１ｍａｘ、Ｖｄ２２ｍａｘ、Ｖｄ３３ｍａｘ、Ｖｄ４４ｍａｘ）の最大値（Ｖｄ１１ｍａｘ＝４００ｍＶ）よりも大きくなり、好ましい構成ではない。

上記の例では、ＨＥ信号ＨＥ１で第１の記録素子アレイ１０１−１を駆動する。ＨＥ信号ＨＥ２で第２の記録素子アレイ１０１−２を駆動する。そして、ＨＥ信号ＨＥ３で第３の記録素子アレイ１０１−３と第４の記録素子アレイ１０１−４を駆動することが好ましい。このときの電圧降下Ｖｄは、Ｖｄ１１ｍａｘ＝４００ｍＶ、Ｖｄ２２ｍａｘ＝３００ｍＶ、Ｖｄ３４ｍａｘ＝２００ｍＶ＋１００ｍＶ＝３００ｍＶとなり、各々のＨＥ信号で電圧降下が平均化される。

以上、本実施形態の構成においても、第１の実施形態と同様の効果を得ることが可能である。

＜第４の実施形態＞
次に、本発明の第４の実施形態として、記録素子アレイ１０１が１０列の場合について説明する。図１０にＨＥ信号が２本、記録素子アレイが１０列の場合を示す。このとき、記録素子アレイ１０１−１〜１０１−１０における最大電圧降下の関係が、Ｖｄ１１ｍａｘ＞Ｖｄ２２ｍａｘ＞Ｖｄ３３ｍａｘ＞Ｖｄ４４ｍａｘ＞Ｖｄ５５ｍａｘ＞Ｖｄ６６ｍａｘ＞Ｖｄ７７ｍａｘ＞Ｖｄ８８ｍａｘ＞Ｖｄ９９ｍａｘ＞Ｖｄ１０１０ｍａｘであった時の各ＨＥ信号ＨＥ１とＨＥ２の好ましい駆動方法として、以下の組み合わせが挙げられる。ＨＥ１にて記録素子アレイ１０１−１、１０１−３、１０１−５、１０１−７、１０１−９を駆動する。そして、ＨＥ２にて記録素子アレイ１０１−２、１０１−４、１０１−６、１０１−８、１０１−１０を駆動する。別の好ましい駆動方法としては、ＨＥ１にて記録素子アレイ１０１−１、１０１−２、１０１−３、１０１−９、１０１−１０を駆動する。そして、ＨＥ２にて記録素子アレイ１０１−４、１０１−５、１０１−６、１０１−７、１０１−８を駆動する。

また、各々のＨＥ信号が駆動する記録素子アレイ１０１は、可変であっても良い。例えば、記録装置１の印刷モードに応じてＨＥ信号の割当先（出力先）を変更するようにしてよい。具体的には、記録装置１は、複数の印刷モード（例えば、カラーモードと白黒モード）にて動作可能であるとする。カラーモードでは、ＨＥ１にて記録素子アレイ１０１−１〜１０１−４、１０１−１０を駆動する。そして、ＨＥ２にて記録素子アレイ１０１−５〜１０１−９を駆動する。一方、白黒モードのような特定のモードの場合（例えば、記録素子アレイ１０１−１〜１０１−４だけを使用するモードの場合）、ＨＥ１にて記録素子アレイ１０１−１、１０１−２を駆動する。そして、ＨＥ２にて記録素子アレイ１０１−３、１０１−４を駆動する。図１３は、図１０に対してＨＥ信号生成回路１０３、駆動回路１０２、記録素子アレイ１０１、選択回路１０５を抽出した簡略図である。選択回路１０５は、ＨＥ信号の割当先（出力先）を変更する。図１４は、選択回路１０５の構成例を説明するための図である。選択回路１０５は、割当先（出力先）を一対のスイッチを“１”か“２”に切換える。切替部１０５１は、ＭＰＵ３１からの指示に基づいて切り替えを実行する。図１４の構成では、“１”へと切り替えられた場合、ＨＥ１は、駆動回路１０２−１、１０２−２へ出力され、ＨＥ２は、駆動回路１０２−３、１０２−４へ出力される。一方、“２”へと切り替えられた場合、ＨＥ１は、駆動回路１０２−１〜１０２−４、１０２−１０へ出力され、ＨＥ２は、駆動回路１０２−５〜１０２−９へ出力される。

以上、本実施形態の構成においても、第１の実施形態と同様の効果を得ることが可能である。

＜その他の実施形態＞
上記の実施形態では、記録素子基板上を覆うように形成されたベタ配線の構成において各記録素子アレイの配線抵抗に起因して電圧降下が発生することを説明した。しかし、ベタ配線に限らず、記録素子アレイが並列に接続された構成にも適用できる。

また、上記の実施形態では、一部において各記録素子アレイで流れる電流が同じ場合を例に挙げて説明を行った。しかし、各記録素子アレイで流れる電流が異なったとしても各記録素子アレイで電圧降下が異なる構成に適用できる。

また、上記の実施形態では、記録素子駆動信号を生成する駆動信号生成回路を記録素子基板内に設ける例を示した。しかし、記録素子基板外に設けても同じ効果を得ることができる。

また、本発明に関し、記録素子は、発熱抵抗体やピエゾ素子など、様々な記録素子に適用できる。

また、上記の例では、記録素子基板の形状として、長方形とは異なる形状の平行四辺形の例を挙げて説明したが、これに限定するものではない。記録素子アレイ間の電圧降下が異なるような配線となる形状であれば、他の形状であってもよい。例えば、記録素子基板間のつなぎ部が段差形状になっている構成であってもよい。

また、上記の実施形態では、記録素子基板１００内での各回路および端子の配置の例として、図４を例に挙げて説明した。しかし、この配置に限定するものではなく、例えば、端子の位置が記録素子基板１００の短手方向に設けられていてもよいし、複数の端部に設けられていてもよい。このような構成においても、回路素子列間で電圧降下の差異が生じる場合には、本発明を適用可能である。図４においては、記録素子アレイ１０１と駆動回路１０２が、平面的に並列に配置された形態を示しているが、別の形態として記録素子基板１００の積層方向（図４の紙面に垂直方向）に並列に配置されていても構わない。

１００…記録素子基板、１０１…記録素子アレイ、１０２…駆動回路、１０３…ＨＥ信号生成回路、１０４…シフトレジスタ（ＳＲ）、２０２…端子、３０１…スイッチング素子

Claims (20)

1. 記録素子基板であって、
   それぞれが、複数の記録素子を含む記録素子アレイと、前記記録素子アレイに含まれる前記複数の記録素子を駆動させるための複数の駆動素子とを含んで構成されるＮ（Ｎ≧３）個の回路素子列であって、それぞれがＭ（２≦Ｍ＜Ｎ）個のグループのうちのいずれかに割り当てられ、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されるＮ個の回路素子列と、
   前記Ｍ個のグループに対応して設けられたＭ個の信号生成回路であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動又は前記グループに属する複数の記録素子アレイの同時駆動を行うために、それぞれが記録素子を駆動する期間を定めるＭ個の駆動信号を生成し、当該Ｍ個の駆動信号のそれぞれを、対応するグループに属する回路素子列へ出力するＭ個の信号生成回路と
   を有し、
   １つの記録素子アレイに関し前記所定の電圧が印加された状態で同時に駆動される記録素子の数を最大とした場合の電圧降下量を当該記録素子アレイの電圧降下量とし、１つのグループに割り当てられた記録素子アレイの電圧降下量の総和を当該グループの電圧降下量とした場合、前記Ｍ個のグループの電圧降下量のうちの最大値と最小値との差は、前記Ｎ個の記録素子アレイの電圧降下量のうちの最大値よりも小さいことを特徴とする記録素子基板。
2. 前記入力部から前記Ｎ個の回路素子列それぞれまでの前記接続配線の距離は異なることを特徴とする請求項１に記載の記録素子基板。
3. 前記入力部から前記Ｎ個の回路素子列それぞれまでの前記接続配線の抵抗は異なることを特徴とする請求項１に記載の記録素子基板。
4. 前記記録素子基板の形状は、平行四辺形であることを特徴とする請求項１に記載の記録素子基板。
5. 前記Ｎ個の回路素子列は、前記記録素子基板の長手方向に沿って並列に配置され、
   前記入力部は、前記記録素子基板の長手方向の片側に配置されている
   ことを特徴とする請求項１に記載の記録素子基板。
6. 前記接続配線は、ベタ配線を含むことを特徴とする請求項１に記載の記録素子基板。
7. 複数の記録素子基板を備える記録ヘッドであって、
   前記複数の記録素子基板それぞれは、
   それぞれが、複数の記録素子を含む記録素子アレイと、前記記録素子アレイが有する前記複数の記録素子を駆動させるための複数の駆動素子とを含んで構成されるＮ（Ｎ≧３）個の回路素子列であって、それぞれがＭ（２≦Ｍ＜Ｎ）個のグループのうちのいずれかに割り当てられ、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されるＮ個の回路素子列と、
   前記Ｍ個のグループに対応して設けられたＭ個の信号生成回路であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動又は前記グループに属する複数の記録素子アレイの同時駆動を行うために、それぞれが記録素子を駆動する期間を定めるＭ個の駆動信号を生成し、当該Ｍ個の駆動信号のそれぞれを、対応するグループに属する回路素子列へ出力するＭ個の信号生成回路と
   を有し、
   １つの記録素子アレイに関し前記所定の電圧が印加された状態で同時に駆動される記録素子の数を最大とした場合の電圧降下量を当該記録素子アレイの電圧降下量とし、１つのグループに割り当てられた記録素子アレイの電圧降下量の総和を当該グループの電圧降下量とした場合、前記Ｍ個のグループの電圧降下量のうちの最大値と最小値との差は、前記Ｎ個の記録素子アレイの電圧降下量のうちの最大値よりも小さいことを特徴とする記録ヘッド。
8. 前記接続配線は、ベタ配線を含むことを特徴とする請求項７に記載の記録ヘッド。
9. 前記記録ヘッドは、
   前記複数の記録素子基板へ電力を供給するために電気的に接続された電力供給端子を有することを特徴とする請求項７に記載の記録ヘッド。
10. 複数の記録素子基板を備える記録装置であって、
    前記複数の記録素子基板それぞれは、
    それぞれが、複数の記録素子を含む記録素子アレイと、前記記録素子アレイが有する前記複数の記録素子を駆動させるための駆動素子とを含んで構成されるＮ（Ｎ≧３）個の回路素子列であって、それぞれがＭ（２≦Ｍ＜Ｎ）個のグループのうちのいずれかに割り当てられ、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されるＮ個の回路素子列と、
    前記Ｍ個のグループに対応して設けられたＭ個の信号生成回路であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動又は前記グループに属する複数の記録素子アレイの同時駆動を行うために、それぞれが記録素子を駆動する期間を定めるＭ個の駆動信号を生成し、当該Ｍ個の駆動信号のそれぞれを、対応するグループに属する回路素子列へ出力するＭ個の信号生成回路と
    を有し、
    １つの記録素子アレイに関し前記所定の電圧が印加された状態で同時に駆動される記録素子の数を最大とした場合の電圧降下量を当該記録素子アレイの電圧降下量とし、１つのグループに割り当てられた記録素子アレイの電圧降下量の総和を当該グループの電圧降下量とした場合、前記Ｍ個のグループの電圧降下量のうちの最大値と最小値との差は、前記Ｎ個の記録素子アレイの電圧降下量のうちの最大値よりも小さいことを特徴とする記録装置。
11. 前記記録装置は、複数の印刷モードにて動作可能であり、
    前記Ｎ個の回路素子列それぞれの前記Ｍ個のグループに対する割り当ては、前記複数の印刷モードに応じて変更されることを特徴とする請求項１０に記載の記録装置。
12. 記録素子基板であって、
    各々が複数の記録素子を含むＮ（≧３）個の記録素子アレイであって、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されたＮ個の記録素子アレイと、
    前記Ｎ個の記録素子アレイを駆動し、前記記録素子を駆動する期間を定めるＭ（≧２、＜Ｎ）個の駆動信号を発生する信号発生手段と、
    各々が１つの記録素子アレイ又は複数の記録素子アレイを備える様にＭ個のグループに割り当てられた前記Ｎ個の記録素子アレイを、前記Ｍ個のグループそれぞれに対し前記信号発生手段により発生する前記Ｍ個の駆動信号の各々に基づいて駆動する駆動手段であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動、又は前記グループに属する複数の記録素子アレイの同時駆動をする駆動手段と
    を有し、
    前記所定の電圧の印加に応じて前記Ｎ個の記録素子アレイの各々に生じるＮ個の電圧降下量の内、各記録素子アレイにおいて同時に駆動される記録素子の数を最大とした場合の電圧降下量を前記Ｎ個の記録素子アレイの各々のアレイ電圧降下量とし、更に前記Ｍ個のグループの各々に割り当てられた前記記録素子アレイの前記アレイ電圧降下量の総和をグループ電圧降下量としたとき、前記Ｍ個のグループに対応したＭ個の前記グループ電圧降下量の中の最大値と最小値の差が、前記Ｎ個の記録素子アレイのそれぞれに対応したＮ個の前記アレイ電圧降下量の中の最大値よりも小さいことを特徴とする記録素子基板。
13. 前記入力部から前記Ｎ個の記録素子アレイそれぞれまでの前記接続配線の距離は異なることを特徴とする請求項１２に記載の記録素子基板。
14. 前記入力部から前記Ｎ個の記録素子アレイそれぞれまでの前記接続配線の抵抗は異なることを特徴とする請求項１２に記載の記録素子基板。
15. 前記駆動手段は、前記Ｎ個の記録素子アレイに対応してＮ個の駆動回路を有し、
    前記入力部から前記Ｎ個の駆動回路それぞれまでの前記接続配線の距離は異なることを特徴とする請求項１２に記載の記録素子基板。
16. 前記駆動手段は、前記Ｎ個の記録素子アレイに対応してＮ個の駆動回路を有し、
    前記入力部から前記Ｎ個の駆動回路それぞれまでの前記接続配線の抵抗は異なることを特徴とする請求項１２に記載の記録素子基板。
17. 前記記録素子基板の形状は、平行四辺形であることを特徴とする請求項１２に記載の記録素子基板。
18. 複数の記録素子基板を備える記録ヘッドであって、
    前記複数の記録素子基板それぞれは、
    各々が複数の記録素子を含むＮ（≧３）個の記録素子アレイであって、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されたＮ個の記録素子アレイと、
    前記Ｎ個の記録素子アレイを駆動し、前記記録素子を駆動する期間を定めるＭ（≧２、＜Ｎ）個の駆動信号を発生する信号発生手段と、
    各々が１つの記録素子アレイ又は複数の記録素子アレイを備える様にＭ個のグループに割り当てられた前記Ｎ個の記録素子アレイを、前記Ｍ個のグループそれぞれに対し前記信号発生手段により発生する前記Ｍ個の駆動信号の各々に基づいて駆動する駆動手段であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動、又は前記グループに属する複数の記録素子アレイの同時駆動をする駆動手段と
    を有し、
    前記所定の電圧の印加に応じて前記Ｎ個の記録素子アレイの各々に生じるＮ個の電圧降下量の内、各記録素子アレイにおいて同時に駆動される記録素子の数を最大とした場合の電圧降下量を前記Ｎ個の記録素子アレイの各々のアレイ電圧降下量とし、更に前記Ｍ個のグループの各々に割り当てられた前記記録素子アレイの前記アレイ電圧降下量の総和をグループ電圧降下量としたとき、前記Ｍ個のグループに対応したＭ個の前記グループ電圧降下量の中の最大値と最小値の差が、前記Ｎ個の記録素子アレイのそれぞれに対応したＮ個の前記アレイ電圧降下量の中の最大値よりも小さいことを特徴とする記録ヘッド。
19. 前記記録ヘッドは、前記複数の記録素子基板へ電力を供給するために電気的に接続された電力供給端子を有することを特徴とする請求項１８に記載の記録ヘッド。
20. 複数の記録素子基板を備える記録装置であって、
    前記複数の記録素子基板それぞれは、
    各々が複数の記録素子を含むＮ（≧３）個の記録素子アレイであって、所定の電圧が入力される入力部に対し接続配線を介して互いに並列に接続されたＮ個の記録素子アレイと、
    前記Ｎ個の記録素子アレイを駆動し、前記記録素子を駆動する期間を定めるＭ（≧２、＜Ｎ）個の駆動信号を発生する信号発生手段と、
    各々が１つの記録素子アレイ又は複数の記録素子アレイを備える様にＭ個のグループに割り当てられた前記Ｎ個の記録素子アレイを、前記Ｍ個のグループそれぞれに対し前記信号発生手段により発生する前記Ｍ個の駆動信号の各々に基づいて駆動する駆動手段であって、前記グループごとに、前記グループに属する１つの記録素子アレイの駆動、又は前記グループに属する複数の記録素子アレイの同時駆動をする駆動手段と
    を有し、
    前記所定の電圧の印加に応じて前記Ｎ個の記録素子アレイの各々に生じるＮ個の電圧降下量の内、各記録素子アレイにおいて同時に駆動される記録素子の数を最大とした場合の電圧降下量を前記Ｎ個の記録素子アレイの各々のアレイ電圧降下量とし、更に前記Ｍ個のグループの各々に割り当てられた前記記録素子アレイの前記アレイ電圧降下量の総和をグループ電圧降下量としたとき、前記Ｍ個のグループに対応したＭ個の前記グループ電圧降下量の中の最大値と最小値の差が、前記Ｎ個の記録素子アレイのそれぞれに対応したＮ個の前記アレイ電圧降下量の中の最大値よりも小さいことを特徴とする記録装置。

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