JP3891979B2 - データのラッチタイミング調整装置 - Google Patents
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図1は、本発明の第1の実施の形態のデータのラッチタイミング調整装置を示す。同図の調整装置は、メモリ100からの出力データ(読み出しデータ)のラッチタイミングを調整するものであり、メモリ100及びラッチ回路111以外の回路等は1つのLSIに集積されている。
次に、前記第1の実施の形態の第1の変形例を図2に基づいて説明する。本変形例では、遅延選択部105の構成を変更したものである。
続いて、前記第1の実施の形態の第2の変形例を図4に基づいて説明する。本変形例では、メモリ100がクロック信号CLKに同期して動作するSDRAMで構成された場合の変形例を示す。
続いて、前記第1の実施の形態の第3の変形例を図5に基づいて説明する。本変形例では、メモリ100が、データと、このデータを取り込むためのストローブ信号とを出力するメモリで構成された場合の変形例を示す。
続いて、前記第1の実施の形態の第4の変形例を図6に基づいて説明する。本変形例は、メモリ100からの読み出しデータs100がn(nは2以上の整数)ビットのデータで構成される場合の変形例を示す。
続いて、前記第1の実施の形態の第5の変形例を図7に基づいて説明する。本変形例は、前記図6に示した第4の変形例を改良したものである。
次に、本発明の第2の実施の形態のデータのラッチタイミング調整装置を図面に基づいて説明する。
続いて、前記第2の実施の形態の第1の変形例を図9に基づいて説明する。本変形例は、既述した図6と同様に、メモリ100からの読み出しデータs100がn(nは2以上の整数)ビットのデータで構成される場合の変形例を示す。
図10は、前記第2の実施の形態の第2の変形例を示す。本変形例では、既述した図7と同様に、前記第1の変形例を示した図9においてn個設けられた比較回路6071〜607nを1個に削減したものである。
続いて、本発明の第3の実施の形態を説明する。
図12は、前記第3の実施の形態の第1の変形例を示し、メモリ100がデータとストローブ信号とを出力するメモリで構成された場合の変形例である。
図13は、前記第3の実施の形態の第2の変形例を示す。本変形例は、前記図11に示した第3の実施の形態を更に改良したものである。
図14は、前記第3の実施の形態の第3の変形例を示す。本変形例は遅延選択部105の配置位置を変更したものである。
図19は、前記第3の実施の形態の第4の変形例を示す。本変形例は、図14に示した遅延選択部105A、105Bを変更したものである。
次に、本発明の第4の実施の形態を図15に基づいて説明する。本実施の形態では、以上の説明がメモリとメモリ制御回路(LSI)との間のデータの授受について説明したのに対して、2個のLSI間のデータの授受について適用したものである。
続いて、本発明の第5の実施の形態を説明する。以上の説明では、遅延選択部105において、n個の遅延回路1051〜105nを先頭のものから順番に1個づつ選択する場合を説明したが、本実施の形態は、その選択の順序を変更するものである。本実施の形態では、図20に示すように、遅延選択部105が8個の遅延回路1051〜1058を備える場合を例示して説明する。
加えて、本発明の第5の実施の形態の変形例を説明する。本変形例でも、図20に示し遅延選択部105を用いて説明する。
s100 nビットのデータ
101 出力端子
102 チェック用データ保管部
103 書き込み制御部
104 読み出し制御部
s104c ラッチパルス信号
105、105A、105B
10051〜1005n 遅延選択部
105a 選択部
1051〜105n 遅延回路
106、106A、106B ラッチ回路
107、107A、107B 比較回路
108、108A、108B 判定部
109、109A、109B 遅延制御部
110、200a チェック用データ
200 第1のLSI
201 第2のLSI
606 ラッチ部
6061〜606n ラッチ回路
607 比較部
6071〜607n、707 比較回路
710 選択部
CLK クロック信号
QDS ストローブ信号
Claims (13)
- 出力されたデータのラッチタイミングを調整するデータのラッチタイミング調整装置であって、
前記出力データを複数の遅延量で遅延させて複数の遅延出力データを生成し、その何れか1つを選択して出力する遅延選択部と、
前記遅延選択部により選択された遅延出力データ、及びラッチパルス信号を受け、受けたラッチパルス信号の受信タイミングで前記遅延出力データをラッチするラッチ回路と、
前記ラッチパルス信号が前記ラッチ回路に入力される毎に前記遅延選択部から前回とは異なる遅延量の遅延出力データを前記ラッチ回路に入力させるように、前記遅延選択部を制御する遅延制御部と、
前記ラッチ回路のラッチデータを対応するチェック用データと比較して、両データの一致を判定する比較回路と、
前記比較回路の比較結果を受けて、この比較結果に基づいて、前記ラッチ回路でのデータのラッチが適切である場合の前記遅延選択部での遅延量を判定する判定部とを備え、
前記判定部は、
前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、中心に位置する遅延量を適切な遅延量であると判定し、
前記出力データは、メモリから読み出されたデータであり、
前記ラッチ回路は前記メモリからの前記読み出しデータを受けるLSIに備えられ、
前記遅延制御部は、
前記判定部が前記遅延選択部での適切な遅延量を判定した後、次回のラッチタイミング調整時には、前記適切な遅延量を基準に遅延量を順次増減させるように前記遅延選択部を制御する
ことを特徴とするデータのラッチタイミング調整装置。 - 前記遅延選択部は、直列接続された複数個の遅延回路を有する
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 前記遅延選択部は、DLLを有する
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 出力データはn(nは2以上の整数)ビットのデータであり、
前記ラッチ回路及び前記比較回路は各々n個備えられる
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 出力データはn(nは2以上の整数)ビットのデータであり、
前記ラッチ回路はn個備えられ、
前記比較回路は1個のみ備えられ、
更に、前記n個のラッチ回路と前記比較回路との間には、前記n個のラッチ回路のうち何れか1個を選択する選択部が配置される
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 前記ラッチ回路は、ラッチパルス信号の立上りエッジと立下りエッジの双方で前記出力データをラッチするものであり、
前記遅延選択部、前記ラッチ回路及び前記比較回路は、前記ラッチパルス信号の立上りエッジ用と立下りエッジ用との2組備えられる
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 前記出力データは、データと共にストローブ信号をも出力するメモリから読み出されたデータであり、
前記ラッチパルス信号は、前記メモリからのストローブ信号により代用される
ことを特徴とする請求項6記載のデータのラッチタイミング調整装置。 - 前記ラッチ回路は、ラッチパルス信号の立上りエッジと立下りエッジの双方で前記出力データをラッチするものであり、
前記ラッチ回路及び前記比較回路は、前記ラッチパルス信号の立上りエッジ用と立下りエッジ用との2組備えられ、
前記遅延選択部は1個のみ備えられ、
前記遅延選択部により選択された遅延出力データが前記立上りエッジ用のラッチ回路と前記立下りエッジ用のラッチ回路とに入力される
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 前記遅延選択部には前記出力データが入力される
ことを特徴とする請求項8記載のデータのラッチタイミング調整装置。 - 前記出力データは、メモリから読み出されたデータであり、
前記チェック用データは、予め、チェック用データ保管部に保管されていて、
前記メモリから出力データを読み出す際には、
この読み出しに先立って前記チェック用データ保管部に保管されたチェック用データがメモリに書き込まれ、その後、このメモリから前記チェック用データが前記出力データとして読み出される
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 前記チェック用データ保管部に保管されるチェック用データは、
メモリの隣接するビット間のクロストークを考慮したパターンで保管される
ことを特徴とする請求項10記載のデータのラッチタイミング調整装置。 - 前記遅延制御部は、
前記適切な遅延量を基準に遅延量を順次増減させるに際し、その増減させる遅延量の範囲を所定範囲に制限する
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。 - 前記遅延制御部は、
前記遅延選択部における複数の遅延量のうち一部の遅延量を順次選択して、そのうちデータが良好にラッチされた複数の遅延量の間に位置する遅延量の範囲を次回の選択対象とし、
次回、前記選択対象の遅延量の範囲内に含まれる遅延量を順次選択して、そのうちデータが良好にラッチされた1又は複数の遅延量に基づいて、最終的に適切な遅延量を決定する
ことを特徴とする請求項1記載のデータのラッチタイミング調整装置。
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