KR20140136203A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR20140136203A
KR20140136203A KR1020130056426A KR20130056426A KR20140136203A KR 20140136203 A KR20140136203 A KR 20140136203A KR 1020130056426 A KR1020130056426 A KR 1020130056426A KR 20130056426 A KR20130056426 A KR 20130056426A KR 20140136203 A KR20140136203 A KR 20140136203A
Authority
KR
South Korea
Prior art keywords
signal
control signal
response
access
delay
Prior art date
Application number
KR1020130056426A
Other languages
English (en)
Other versions
KR102075497B1 (ko
Inventor
김재일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130056426A priority Critical patent/KR102075497B1/ko
Priority to US14/018,904 priority patent/US9007852B2/en
Publication of KR20140136203A publication Critical patent/KR20140136203A/ko
Application granted granted Critical
Publication of KR102075497B1 publication Critical patent/KR102075497B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Abstract

본 기술은 입력 제어 신호에 응답하여 데이터를 래치하도록 구성된 래치부; 및 제 1 메모리 영역 및 제 2 메모리 영역 중에서 어느 하나의 메모리 영역에 대한 연속적인 억세스 여부를 판단하여, 상기 입력 제어 신호의 타이밍을 조정하도록 구성된 래치 제어부를 포함할 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.
반도체 집적회로는 복수의 단위 메모리 영역 예를 들어, 복수의 메모리 뱅크를 포함할 수 있다.
반도체 집적회로는 복수의 메모리 뱅크를 구분하여 제어할 수 있다. 예를 들어, 8개의 메모리 뱅크 중에서 메모리 뱅크<0:3>(이하, 업 뱅크)와 메모리 뱅크<4:7>(이하, 다운 뱅크)로 구분하여 제어할 수 있다.
업 뱅크와 다운 뱅크 중에서 어느 하나 예를 들어, 업 뱅크를 억세스 하는 리드 명령이 인가됨에 따라 업 뱅크에서 데이터가 출력된다.
이때 업 뱅크를 연속적으로 억세스(Access)하는 연속적인 리드 명령이 인가되는 경우, 업 뱅크에 공급되는 전원 전압의 강하가 발생될 수 있다.
반도체 집적회로는 고속화 동작에 따른 프리 페치 기능을 제공하기 위한 필수적인 구성으로서 파이프 방식의 래치 회로(이하, 파이프 래치)를 구비할 수 있다.
파이프 래치는 메모리 뱅크에서 출력되는 데이터를 파이프 래치의 입력을 제어하기 위한 입력 제어신호에 따라 입력 받는다.
이때 업 뱅크에 대한 연속적인 리드 명령에 의하여 전원 전압의 강하가 발생되고, 그에 따라 업 뱅크와 관련된 입력 제어신호는 그 타이밍이 원래 목표했던 값에 비해 밀리게 된다.
따라서 업 뱅크에 대한 연속적인 리드 명령 이후에 다운 뱅크에 대한 리드 명령이 인가되는 경우, 업 뱅크와 관련하여 타이밍이 밀려 발생된 입력 제어신호와 다운 뱅크와 관련하여 정상적으로 발생된 입력 제어신호의 타이밍이 겹치게 되어 리드 동작 오류를 발생시킬 수 있다.
본 발명의 실시예는 안정적인 데이터 래치 동작이 가능하도록 한 반도체 집적회로를 제공한다.
본 발명의 실시예는 입력 제어 신호에 응답하여 데이터를 래치하도록 구성된 래치부; 및 제 1 메모리 영역 및 제 2 메모리 영역 중에서 어느 하나의 메모리 영역에 대한 연속적인 억세스 여부를 판단하여, 상기 입력 제어 신호의 타이밍을 조정하도록 구성된 래치 제어부를 포함할 수 있다.
본 발명의 실시예에서 상기 래치부는 파이프 래치를 포함할 수 있다.
본 발명의 실시예에서 상기 래치 제어부는 상기 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인 상태에서 상기 다른 하나의 메모리 영역에 대한 억세스가 이루어지면 상기 다른 하나의 메모리 영역에 해당하는 소스 신호의 지연시간을 증가시키도록 구성될 수 있다.
본 발명의 실시예는 억세스에 응답하여 데이터를 출력하고, 소스 신호에 응답하여 타이밍 신호를 생성하도록 구성된 메모리 블록; 입력 제어 신호에 응답하여 상기 데이터를 래치하도록 구성된 래치부; 이븐 클럭 신호와 오드 클럭 신호 각각을 기준으로 어드레스 신호 및 억세스 플래그 신호에 따라 상기 메모리 블록의 제 1 메모리 영역 및 제 2 메모리 영역 중에서 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인지 여부를 판단하여 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부; 상기 지연 제어 신호에 응답하여 상기 억세스 플래그 신호의 타이밍을 조정하여 상기 소소 신호를 생성하도록 구성된 소스 신호 생성부; 및 상기 타이밍 신호에 응답하여 상기 입력 제어 신호를 생성하도록 구성된 입력 제어 신호 생성부를 포함할 수 있다.
본 기술은 데이터 래치 동작의 안정성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도,
도 2는 도 1의 지연 제어 신호 생성부(200)의 내부 구성을 나타낸 회로도,
도 3은 도 2의 제 1 예비 지연 제어 신호 생성부(210)의 내부 구성을 나타낸 회로도,
도 4는 도 2의 제 2 예비 지연 제어 신호 생성부(230)의 내부 구성을 나타낸 회로도,
도 5는 도 2의 신호 조합부(250)의 내부 구성을 나타낸 회로도,
도 6은 도 1의 지연 제어 신호 생성부(200)의 동작 타이밍도,
도 7은 도 1의 소스 신호 생성부(300)의 내부 구성을 나타낸 블록도,
도 8은 본 발명의 실시예에 따른 입력 제어 신호 보상 동작을 설명하기 위한 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(100)는 메모리 블록(101), 래치 제어부(102), 입력 제어신호 생성부(103) 및 래치부(104)를 포함한다.
메모리 블록(101)은 복수의 단위 메모리 블록 예를 들어, 복수의 메모리 뱅크(BK<0:7>) 및 신호 처리 블록(도시 생략)을 포함할 수 있다.
반도체 집적회로(100)는 복수의 메모리 뱅크(BK<0:7>)를 예를 들어, 제 1 메모리 영역(BK<0:3>)(이하, 업 뱅크)과 제 2 메모리 영역(BK<4:7>)(이하, 다운 뱅크)으로 구분하여 제어할 수 있다.
업 뱅크와 다운 뱅크 중에서 어느 하나 예를 들어, 업 뱅크를 억세스 하는 리드 명령이 인가됨에 따라 업 뱅크에서 데이터가 출력된다.
메모리 블록(101)은 소스 신호(STROBE<0:1>)에 응답하여 복수의 입력 타이밍 신호(IOSASTBP_U, IOSASTBP_D, RPINB)를 생성하도록 구성된다.
입력 제어 신호 생성부(103)는 복수의 입력 타이밍 신호(IOSASTBP_U, IOSASTBP_D, RPINB)에 응답하여 입력 제어 신호(PIN<0:N>)를 생성하도록 구성된다.
래치부(104)는 입력 제어 신호(PIN<0:N>)에 응답하여 업 뱅크 또는 다운 뱅크에서 출력된 데이터(DATA)를 입력 받도록 구성된다.
래치부(104)는 파이프 래치로 구성될 수 있다.
래치 제어부(102)는 클럭 신호(CLK2NM_A, CLK2NM_B), 억세스 구간 신호(RDEN0_A, RDEN0_B), 어드레스 신호(BA<2>) 및 억세스 플래그 신호(CASRDP6)에 응답하여 소스 신호(STROBE<0:1>)를 생성하도록 구성된다.
이때 클럭 신호(CLK2NM_A)와 클럭 신호(CLK2NM_B)는 각각 외부 클럭 신호(CLK)의 이븐 클럭 펄스와 오드 클럭 펄스에 동기되는 신호로서, 각각 이븐 클럭 신호와 오드 클럭 신호라 명명할 수 있다.
억세스 플래그 신호(CASRDP6)는 리드 명령에 따라 생성된 신호이다.
래치 제어부(102)는 업 뱅크 및 다운 뱅크 중에서 어느 하나에 대한 연속적인 억세스(Access) 여부 즉, 연속적인 리드 명령의 입력 여부를 판단하여, 소스 신호(STROBE<0:1>)의 타이밍을 조정하도록 구성된다.
래치 제어부(102)는 업 뱅크 및 다운 뱅크 중에서 어느 하나에 대한 연속적인 리드 명령 입력이 설정 횟수 이상인 상태에서 다른 하나에 대한 리드 명령이 입력되면 소스 신호(STROBE<0:1>)의 타이밍을 조정하도록 구성된다.
래치 제어부(102)는 업 뱅크 및 다운 뱅크 중에서 어느 하나에 대한 연속적인 리드 명령 입력이 설정 횟수 이상인 상태에서 다른 하나에 대한 리드 명령이 입력되면 소스 신호(STROBE<0:1>) 중에서 어드레스 신호(BA<2>)에 해당하는 신호의 지연시간을 증가시키도록 구성된다.
래치 제어부(102)는 지연 제어 신호 생성부(200) 및 소스 신호 생성부(300)를 포함한다.
지연 제어 신호 생성부(200)는 클럭 신호(CLK2NM_A, CLK2NM_B), 억세스 구간 신호(RDEN0_A, RDEN0_B), 어드레스 신호(BA<2>) 및 억세스 플래그 신호(CASRDP6)에 응답하여 설정 횟수 이상의 억세스 여부를 판단하고, 그 판단결과에 따라 지연 제어 신호(STROBE_DLYEN)를 생성하도록 구성된다.
소스 신호 생성부(300)는 지연 제어 신호(STROBE_DLYEN), 어드레스 신호(BA<2>) 및 억세스 플래그 신호(CASRDP6)에 응답하여 소스 신호(STROBE<0:1>)를 생성하도록 구성된다.
도 2는 도 1의 지연 제어 신호 생성부(200)의 내부 구성을 나타낸 회로도이다.
도 2에 도시된 바와 같이, 지연 제어 신호 생성부(200)는 제 1 예비 지연 제어 신호 생성부(210), 제 2 예비 지연 제어 신호 생성부(220) 및 신호 조합부(250)를 포함한다.
제 1 예비 지연 제어 신호 생성부(210)는 클럭 신호(CLK2NM_A), 억세스 구간 신호(RDEN0_A) 및 어드레스 신호(BA<2>)에 응답하여 제 1 예비 지연 제어 신호 쌍(DLYEN_B2HB_A, DLYEN_B2LB_A)을 생성하도록 구성된다.
제 2 예비 지연 제어 신호 생성부(230)는 클럭 신호(CLK2NM_B), 억세스 구간 신호(RDEN0_B) 및 어드레스 신호(BA<2>)에 응답하여 제 2 예비 지연 제어 신호 쌍(DLYEN_B2HB_B, DLYEN_B2LB_B)을 생성하도록 구성된다.
신호 조합부(250)는 제 1 예비 지연 제어 신호 쌍(DLYEN_B2HB_A, DLYEN_B2LB_A), 제 2 예비 지연 제어 신호 쌍(DLYEN_B2HB_B, DLYEN_B2LB_B) 및 억세스 플래그 신호(CASRDP6)에 응답하여 지연 제어 신호(STROBE_DLYEN)를 생성하도록 구성된다.
도 3은 도 2의 제 1 예비 지연 제어 신호 생성부(210)의 내부 구성을 나타낸 회로도이다.
도 3에 도시된 바와 같이, 제 1 예비 지연 제어 신호 생성부(210)는 제 1 판단부(211), 제 2 판단부(214) 및 쉬프트 제어부(217)를 포함한다.
제 1 판단부(211)는 어드레스 신호(BA<2>)에 응답하여 업 뱅크 및 다운 뱅크 중에서 어느 하나(예를 들어, 업 뱅크)에 대한 연속적인 리드 명령 입력이 설정 횟수(예를 들어, 5회) 이상 이루어진 상태에서 다른 하나(예를 들어, 다운 뱅크)에 대한 리드 명령 입력이 이루어지는지 여부를 판단하여 제 1 예비 지연 제어 신호(DLYEN_B2HB_A)를 활성화시키도록 구성된다.
제 1 판단부(211)는 쉬프트부(212) 및 연속 억세스 판단 로직(213)을 포함한다.
쉬프트부(212)는 복수의 플립플롭 및 복수의 인버터를 포함한다.
쉬프트부(212)는 초기화 이후, 쉬프트 클럭 신호(RA)에 따라 어드레스 신호(BA<2>)를 순차적으로 쉬프트시켜 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF)를 생성하도록 구성된다.
이때 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF) 중에서 NAAB를 제외한 나머지 신호들은 복수의 플립플롭의 출력 신호들을 반전시킨 신호들이다.
연속 억세스 판단 로직(213)은 복수의 로직 게이트 및 플립플롭을 포함한다.
연속 억세스 판단 로직(213)은 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF)를 조합하여 제 1 예비 지연 제어 신호(DLYEN_B2HB_A)를 생성하도록 구성된다.
제 2 판단부(214)는 어드레스 신호(BA<2>)에 응답하여 업 뱅크 및 다운 뱅크 중에서 어느 하나(예를 들어, 다운 뱅크)에 대한 연속적인 리드 명령 입력이 설정 횟수(예를 들어, 5회) 이상 이루어진 상태에서 다른 하나(예를 들어, 업 뱅크)에 대한 리드 명령 입력이 이루어지는지 여부를 판단하여 제 1 예비 지연 제어 신호(DLYEN_B2LB_A)를 활성화시키도록 구성된다.
제 2 판단부(214)는 쉬프트부(215) 및 연속 억세스 판단 로직(216)을 포함한다.
쉬프트부(215)는 복수의 플립플롭을 포함한다.
쉬프트부(215)는 초기화 이후, 쉬프트 클럭 신호(RA)에 따라 어드레스 신호(BA<2>)를 순차적으로 쉬프트시켜 복수의 쉬프트 신호(NA, NB, NC, ND, NE, NF)를 생성하도록 구성된다.
연속 억세스 판단 로직(216)은 복수의 로직 게이트 및 플립플롭을 포함한다.
연속 억세스 판단 로직(216)은 복수의 쉬프트 신호(NA, NB, NC, ND, NE, NF)를 조합하여 제 1 예비 지연 제어 신호(DLYEN_B2LB_A)를 생성하도록 구성된다.
쉬프트 제어부(217)는 클럭 신호(CLK2NM_A)와 억세스 구간 신호(RDEN0_A)에 응답하여 제 1 판단부(211) 및 제 2 판단부(214)를 제어하도록 구성된다.
쉬프트 제어부(217)는 클럭 신호(CLK2NM_A)와 반전된 억세스 구간 신호(RDEN0_A)를 논리곱한 결과에 따라 제 1 판단부(211) 및 제 2 판단부(214)를 초기화시키도록 구성된다.
쉬프트 제어부(217)는 클럭 신호(CLK2NM_A)와 억세스 구간 신호(RDEN0_A)를 논리곱한 결과를 쉬프트 클럭 신호(RA)로서 출력하도록 구성된다.
도 4는 도 2의 제 2 예비 지연 제어 신호 생성부(230)의 내부 구성을 나타낸 회로도이다.
도 4에 도시된 바와 같이, 제 2 예비 지연 제어 신호 생성부(230)는 제 1 판단부(231), 제 2 판단부(234) 및 쉬프트 제어부(237)를 포함한다.
제 1 판단부(231)는 어드레스 신호(BA<2>)에 응답하여 업 뱅크 및 다운 뱅크 중에서 어느 하나(예를 들어, 업 뱅크)에 대한 연속적인 리드 명령 입력이 설정 횟수(예를 들어, 5회) 이상 이루어진 상태에서 다른 하나(예를 들어, 다운 뱅크)에 대한 리드 명령 입력이 이루어지는지 여부를 판단하여 제 2 예비 지연 제어 신호(DLYEN_B2HB_B)를 활성화시키도록 구성된다.
제 1 판단부(231)는 쉬프트부(232) 및 연속 억세스 판단 로직(233)을 포함한다.
쉬프트부(232)는 복수의 플립플롭 및 복수의 인버터를 포함한다.
쉬프트부(232)는 초기화 이후, 쉬프트 클럭 신호(RB)에 따라 어드레스 신호(BA<2>)를 순차적으로 쉬프트시켜 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF)를 생성하도록 구성된다.
이때 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF) 중에서 NAAB를 제외한 나머지 신호들은 복수의 플립플롭의 출력 신호들을 반전시킨 신호들이다.
연속 억세스 판단 로직(233)은 복수의 로직 게이트 및 플립플롭을 포함한다.
연속 억세스 판단 로직(233)은 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF)를 조합하여 제 1 예비 지연 제어 신호(DLYEN_B2HB_A)를 생성하도록 구성된다.
제 2 판단부(234)는 어드레스 신호(BA<2>)에 응답하여 업 뱅크 및 다운 뱅크 중에서 어느 하나(예를 들어, 다운 뱅크)에 대한 연속적인 리드 명령 입력이 설정 횟수(예를 들어, 5회) 이상 이루어진 상태에서 다른 하나(예를 들어, 업 뱅크)에 대한 리드 명령 입력이 이루어지는지 여부를 판단하여 제 2 예비 지연 제어 신호(DLYEN_B2LB_B)를 활성화시키도록 구성된다.
제 2 판단부(234)는 쉬프트부(235) 및 연속 억세스 판단 로직(236)을 포함한다.
쉬프트부(235)는 복수의 플립플롭을 포함한다.
쉬프트부(235)는 초기화 이후, 쉬프트 클럭 신호(RB)에 따라 어드레스 신호(BA<2>)를 순차적으로 쉬프트시켜 복수의 쉬프트 신호(NA, NB, NC, ND, NE, NF)를 생성하도록 구성된다.
연속 억세스 판단 로직(236)은 복수의 로직 게이트 및 플립플롭을 포함한다.
연속 억세스 판단 로직(236)은 복수의 쉬프트 신호(NA, NB, NC, ND, NE, NF)를 조합하여 제 2 예비 지연 제어 신호(DLYEN_B2LB_B)를 생성하도록 구성된다.
쉬프트 제어부(237)는 클럭 신호(CLK2NM_B)와 억세스 구간 신호(RDEN0_B)에 응답하여 제 1 판단부(231) 및 제 2 판단부(234)를 제어하도록 구성된다.
쉬프트 제어부(237)는 클럭 신호(CLK2NM_B)와 반전된 억세스 구간 신호(RDEN0_B)를 논리곱한 결과에 따라 제 1 판단부(231) 및 제 2 판단부(234)를 초기화시키도록 구성된다.
쉬프트 제어부(237)는 클럭 신호(CLK2NM_B)와 억세스 구간 신호(RDEN0_B)를 논리곱한 결과를 쉬프트 클럭 신호(RB)로서 출력하도록 구성된다.
도 5는 도 2의 신호 조합부(250)의 내부 구성을 나타낸 회로도,
도 5에 도시된 바와 같이, 신호 조합부(250)는 복수의 로직 게이트, 지연기 및 플립플롭을 포함한다.
신호 조합부(250)는 제 1 예비 지연 제어 신호 쌍(DLYEN_B2HB_A, DLYEN_B2LB_A)을 부정 논리곱한 결과와, 제 2 예비 지연 제어 신호 쌍(DLYEN_B2HB_B, DLYEN_B2LB_B)을 부정 논리곱한 결과를 논리합하고, 그 논리합 결과를 억세스 플래그 신호(CASRDP6)에 따라 래치하여 지연 제어 신호(STROBE_DLYEN)로서 출력하도록 구성된다.
도 6은 도 1의 지연 제어 신호 생성부(200)의 동작 타이밍도이다.
도 2 내지 도 6을 참조하여, 지연 제어 신호 생성부(200)의 동작을 설명하면 다음과 같다.
반도체 집적회로(100)는 외부 클럭 신호(CLK)의 주파수가 높아짐에 따라 안정적인 내부 회로 동작을 위해 분주 클럭 신호 즉, 클럭 신호(CLK2NM_A, CLK2NM_B)를 사용할 수 있다.
클럭 신호(CLK2NM_A)는 외부 클럭 신호(CLK)을 설정 분주비로 분주한 신호 예를 들어, 2분주한 신호이며, 클럭 신호(CLK2NM_B)는 클럭 신호(CLK2NM_A)를 반전시킨 신호이다.
클럭 신호(CLK2NM_A)와 클럭 신호(CLK2NM_B)는 각각 외부 클럭 신호(CLK)의 이븐 클럭 펄스와 오드 클럭 펄스에 동기되는 신호로서, 각각 이븐 클럭 신호와 오드 클럭 신호라 명명할 수 있다.
본 발명의 실시예는 리드 명령이 업 뱅크 또는 다운 뱅크 중에서 어느 하나에 연속적으로 입력된 후, 다른 하나에 입력되는 것을 감지해야 한다.
이때 리드 명령은 외부 클럭 신호(CLK)의 이븐 클럭 펄스 또는 오드 클럭 펄스를 기준으로 입력될 수 있다.
따라서 본 발명의 실시예는 클럭 신호(CLK2NM_A)를 기준으로 입력되는 리드 명령과 클럭 신호(CLK2NM_B)를 기준으로 입력되는 리드 명령을 감지할 수 있도록 도 2와 같이, 제 1 예비 지연 제어 신호 생성부(210)와 제 2 예비 지연 제어 신호 생성부(220)를 구성하고, 이 들의 출력을 조합하여 지연 제어 신호(STROBE_DLYEN)를 생성하도록 한 것이다.
이하 에서는, 외부 클럭 신호(CLK)의 이븐 클럭 펄스 즉, 클럭 신호(CLK2NM_A)를 기준으로 2CCD 간격으로 업 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력된 후, 다운 뱅크를 선택하는 리드 명령이 입력되는 경우의 예를 들기로 한다.(도 3, 도 5 및 도 6 참조)
먼저, 억세스 구간 신호(RDEN0_A)의 비 활성화 구간 동안 제 1 예비 지연 제어 신호 생성부(210)의 쉬프트 제어부(217)가 제 1 판단부(211)를 초기화시킨다. 즉, 쉬프트부(212)의 플립플롭들의 출력을 로직 하이로 셋(set) 시킨다.
이때 어드레스 신호(BA<2>)는 메모리 블록(101)의 업 뱅크와 다운 뱅크 중에서 억세스될 어느 하나를 정의하기 위한 신호로서, 어드레스 신호(BA<2>)가 로직 로우/로직 하이 값을 가짐에 따라 메모리 블록(101) 중에서 억세스될 영역이 업 뱅크/다운 뱅크인 것을 정의할 수 있다.
따라서 어드레스 신호(BA<2>)는 업 뱅크를 선택하는 리드 명령이 5회 연속 입력되는 구간 동안 즉, 10tCK 구간 동안 로직 로우를 유지하게 된다.
제 1 판단부(211)는 초기화 이후, 쉬프트 클럭 신호(RA)에 따라 어드레스 신호(BA<2>)를 순차적으로 쉬프트시켜 복수의 쉬프트 신호(NAAB, NBB, NCC, NDD, NEE, NFF)를 생성한다.
이때 업 뱅크를 선택하는 리드 명령이 5회 연속 입력된 이후의 쉬프트 클럭 신호(RA)의 마지막 클럭 펄스의 라이징 엣지를 기준으로 복수의 쉬프트 신호(NBB, NCC, NDD, NEE, NFF)는 모두 로직 하이의 값을 갖게 된다.
이후 어드레스 신호(BA<2>)는 다운 뱅크를 선택하는 리드 명령이 입력됨에 따라 로직 하이로 천이된다.
복수의 쉬프트 신호(NBB, NCC, NDD, NEE, NFF)는 모두 로직 하이이고, 쉬프트 신호(NAAB) 또한 로직 하이의 값을 갖게 되므로 제 1 예비 지연 제어 신호(DLYEN_B2HB_A)는 로직 로우로 활성화된다.
신호 조합부(250)는 제 1 예비 지연 제어 신호(DLYEN_B2HB_A)를 억세스 플래그 신호(CASRDP6)에 따라 래치하여 지연 제어 신호(STROBE_DLYEN)를 로직 하이로 활성화시킨다.
또한, 외부 클럭 신호(CLK)의 이븐 클럭 펄스 즉, 클럭 신호(CLK2NM_A)를 기준으로 2CCD 간격으로 다운 뱅크를 선택하는 리드 명령이 5회 연속 입력된 후, 업 뱅크를 선택하는 리드 명령이 입력되는 경우에도 상술한 설명과 마찬가지로 지연 제어 신호(STROBE_DLYEN)가 로직 하이로 활성화된다.
즉, 제 2 판단부(214)가 제 1 예비 지연 제어 신호(DLYEN_B2LB_A)를 로직 로우로 활성화시킨다.
그리고 신호 조합부(250)가 제 1 예비 지연 제어 신호(DLYEN_B2LB_A)를 억세스 플래그 신호(CASRDP6)에 따라 래치하여 지연 제어 신호(STROBE_DLYEN)를 로직 하이로 활성화시킨다.
한편, 외부 클럭 신호(CLK)의 오드 클럭 펄스 즉, 클럭 신호(CLK2NM_B)를 기준으로 2CCD 간격으로 업/다운 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력된 후, 다운/업 뱅크를 선택하는 리드 명령이 입력되는 경우에는, 제 2 예비 지연 제어 신호 생성부(230)의 동작에 의해 제 2 예비 지연 제어 신호(DLYEN_B2HB_B/DLYEN_B2LB_B)가 활성화된다.
그리고 신호 조합부(250)가 제 2 예비 지연 제어 신호(DLYEN_B2HB_B/DLYEN_B2LB_B)를 억세스 플래그 신호(CASRDP6)에 따라 래치하여 지연 제어 신호(STROBE_DLYEN)를 로직 하이로 활성화시킨다.
도 7은 도 1의 소스 신호 생성부(300)의 내부 구성을 나타낸 블록도이다.
도 7에 도시된 바와 같이, 소스 신호 생성부(300)는 제 1 지연부(310), 제 2 지연부(320), 지연 조정부(330), 조합부(340), 제 1 신호 생성부(350) 및 제 2 신호 생성부(360)를 포함한다.
제 1 지연부(310)는 억세스 플래그 신호(CASWTP6)를 설정 시간만큼 지연시켜 출력하도록 구성된다.
억세스 플래그 신호(CASWTP6)는 라이트 명령에 따라 생성된 신호이다.
제 2 지연부(320)는 억세스 플래그 신호(CASRDP6)를 설정 시간만큼 지연시켜 출력하도록 구성된다.
이때 제 1 지연부(310) 및 제 2 지연부(320)는 각각 지연시간을 조정할 수 있는 옵션 회로 및 테스트 모드 관련 회로를 포함할 수 있다.
지연 조정부(330)는 다중화기(331) 및 지연기(332)를 포함한다.
지연 조정부(330)는 제 2 지연부(320)의 출력 신호 또는 제 2 지연부(320)의 출력 신호의 지연시간을 증가시킨 지연기(332)의 출력 신호를 지연 제어 신호(STROBE_DLYEN)에 따라 선택하여 출력하도록 구성된다.
지연 조정부(330)는 지연 제어 신호(STROBE_DLYEN)가 활성화되면 지연기(332)의 출력 신호를 선택하여 출력한다.
조합부(340)는 제 1 지연부(310)의 출력 신호와 지연 조정부(330)의 출력 신호를 합산하여 출력 신호(CASRDWTB)를 생성하도록 구성된다.
제 1 신호 생성부(350)는 어드레스 신호(BA<2>)가 로직 로우 즉, 업 뱅크를 지정하는 레벨이면 조합부(340)의 출력 신호(CASRDWTB)에 응답하여 소스 신호(STROBE<0>)를 생성하도록 구성된다.
제 2 신호 생성부(360)는 어드레스 신호(BA<2>)가 로직 하이 즉, 다운 뱅크를 지정하는 레벨이면 조합부(340)의 출력 신호(CASRDWTB)에 응답하여 소스 신호(STROBE<1>)를 생성하도록 구성된다.
즉, 소스 신호 생성부(300)는 지연 제어 신호(STROBE_DLYEN)가 활성화되면 연속적인 리드 명령이 입력된 뱅크(예를 들어, 업 뱅크)와 반대되는 뱅크(다운 뱅크)에 해당하는 억세스 플래그 신호(CASRDP6)를 지연시켜 출력함으로써, 다운 뱅크에 공급되는 소스 신호(STROBE<1>)가 설정 시간만큼 지연되도록 한다.
도 8은 본 발명의 실시예에 따른 입력 제어 신호 보상 동작을 설명하기 위한 파형도이다.
먼저, 상술한 본 발명의 실시예를 적용하지 않은 상태에서, 2CCD 간격으로 업 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력된 후, 다운 뱅크를 선택하는 리드 명령이 입력된다고 가정한다.
이 경우, 도 8의 'A'와 같이, 업 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력됨에 따라 업 뱅크의 전원 전압(VDD)의 강하가 발생된다.
따라서 소스 신호(STROBE<0>)에 응답하여 업 뱅크가 생성한 입력 타이밍 신호(IOSASTBP_U)는 정상적인 타이밍(점선 참조)에 비해 밀리게 된다.
한편, 소스 신호(STROBE<1>)에 응답하여 다운 뱅크가 생성한 입력 타이밍 신호(IOSASTBP_D)는 정상적인 타이밍을 갖게 되므로 두 신호(IOSASTBP_U, IOSASTBP_D)가 비 정상적으로 겹치게 되고, 그에 따라 입력 타이밍 신호(RPINB)의 오류를 유발하게 된다.
따라서 도 1을 참조하면, 오류가 발생된 복수의 입력 타이밍 신호(IOSASTBP_U, IOSASTBP_D, RPINB)에 응답하여 입력 제어 신호 생성부(103)에서 생성된 입력 제어 신호(PIN<0:N>) 또한 오류가 발생된다.
결국, 입력 제어 신호(PIN<0:N>)의 오류로 인하여 래치부(104)의 리드 동작 오류 즉, 데이터(DATA) 입력 동작 오류를 유발하게 된다.
한편, 상술한 본 발명의 실시예를 적용한 상태에서, 2CCD 간격으로 업 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력된 후, 다운 뱅크를 선택하는 리드 명령이 입력된다고 가정한다.
이 경우, 도 8의 'B'와 같이, 업 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력됨에 따라 업 뱅크의 전원 전압(VDD)의 강하가 발생된다.
따라서 소스 신호(STROBE<0>)에 응답하여 업 뱅크가 생성한 입력 타이밍 신호(IOSASTBP_U)는 정상적인 타이밍(점선 참조)에 비해 밀리게 된다.
그러나 본 발명의 실시예는 상술한 2CCD 간격으로 업 뱅크를 선택하는 리드 명령이 설정 횟수(예를 들어, 5회) 연속 입력된 후, 다운 뱅크를 선택하는 리드 명령이 입력되는 것을 감지함에 따라 소스 신호(STROBE<1>)를 설정 시간 지연시켜 출력한다.
따라서 설정 시간 지연된 소스 신호(STROBE<1>)에 응답하여 다운 뱅크가 생성한 입력 타이밍 신호(IOSASTBP_D) 또한 정상적인 타이밍에 비해 설정 시간 지연되므로 두 신호(IOSASTBP_U, IOSASTBP_D)가 겹치는 현상이 방지된다.
두 신호(IOSASTBP_U, IOSASTBP_D)가 겹치지 않으므로 입력 타이밍 신호(RPINB)가 정상적으로 발생된다.
따라서 도 1을 참조하면, 정상적인 복수의 입력 타이밍 신호(IOSASTBP_U, IOSASTBP_D, RPINB)에 응답하여 입력 제어 신호 생성부(103)에서 생성된 입력 제어 신호(PIN<0:N>) 또한 정상적으로 발생된다.
결국, 입력 제어 신호(PIN<0:N>)가 정상적으로 발생되므로 래치부(104)의 데이터(DATA) 입력 동작이 정상적으로 이루어질 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (25)

  1. 입력 제어 신호에 응답하여 데이터를 래치하도록 구성된 래치부; 및
    제 1 메모리 영역 및 제 2 메모리 영역 중에서 어느 하나의 메모리 영역에 대한 연속적인 억세스 여부를 판단하여, 상기 입력 제어 신호의 타이밍을 조정하도록 구성된 래치 제어부를 포함하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 래치부는
    파이프 래치를 포함하는 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 래치 제어부는
    상기 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인 상태에서 다른 하나의 메모리 영역에 대한 억세스가 이루어지면 상기 입력 제어 신호의 타이밍을 조정하도록 구성되는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 래치 제어부는
    상기 입력 제어 신호를 생성하기 위한 소스 신호의 타이밍을 조정함으로써 상기 입력 제어 신호의 타이밍을 조정하도록 구성되는 래치 회로.
  5. 제 1 항에 있어서,
    상기 래치 제어부는
    상기 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인 상태에서 다른 하나의 메모리 영역에 대한 억세스가 이루어지면 상기 입력 제어 신호를 생성하기 위한 상기 다른 하나의 메모리 영역에 해당하는 소스 신호의 타이밍을 조정하도록 구성되는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 래치 제어부는
    상기 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인 상태에서 상기 다른 하나의 메모리 영역에 대한 억세스가 이루어지면 상기 다른 하나의 메모리 영역에 해당하는 소스 신호의 지연시간을 증가시키도록 구성되는 반도체 집적회로.
  7. 제 4 항에 있어서,
    상기 소스 신호에 응답하여 복수의 입력 타이밍 신호를 생성하도록 구성된 메모리 블록, 및
    상기 복수의 입력 타이밍 신호에 응답하여 상기 입력 제어 신호를 생성하도록 구성 입력 제어 신호 생성부를 더 포함하는 반도체 집적회로.
  8. 제 4 항에 있어서,
    상기 래치 제어부는
    클럭 신호, 억세스 구간 신호, 어드레스 신호 및 억세스 플래그 신호에 응답하여 상기 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인지 여부를 판단하고, 그 판단결과에 따라 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부, 및
    상기 지연 제어 신호, 상기 어드레스 신호 및 상기 억세스 플래그 신호에 응답하여 상기 소스 신호를 생성하도록 구성된 소스 신호 생성부를 포함하는 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 클럭 신호는 외부 클럭 신호를 설정된 분주비로 분주한 분주 클럭 신호인 반도체 집적회로.
  10. 제 8 항에 있어서,
    상기 억세스는 리드 명령을 포함하는 반도체 집적회로.
  11. 제 8 항에 있어서,
    상기 어드레스 신호에 따라 상기 어느 하나의 메모리 영역이 선택되는 반도체 집적회로.
  12. 제 8 항에 있어서,
    상기 소스 신호 생성부는
    상기 지연 제어 신호에 응답하여 상기 억세스 플래그 신호의 지연시간을 증가시키도록 구성되는 반도체 집적회로.
  13. 제 8 항에 있어서,
    상기 지연 제어 신호 생성부는
    상기 어드레스 신호에 응답하여 상기 어느 하나의 메모리 영역 또는 다른 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상 이루어진 상태에서 상기 다른 하나의 메모리 영역 또는 상기 어느 하나의 메모리 영역에 대한 억세스가 이루어지는지 여부를 판단하여 상기 지연 제어 신호를 활성화시키도록 구성된 판단부, 및
    상기 클럭 신호와 상기 억세스 구간 신호에 응답하여 상기 판단부를 제어하도록 구성된 쉬프트 제어부를 포함하는 반도체 집적회로.
  14. 제 13 항에 있어서,
    상기 판단부는
    쉬프트 클럭 신호에 따라 상기 어드레스 신호를 순차적으로 쉬프트시켜 복수의 쉬프트 신호를 생성하도록 구성된 쉬프트부, 및
    상기 복수의 쉬프트 신호를 조합하여 상기 지연 제어 신호를 생성하도록 구성된 연속 억세스 판단 로직을 포함하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 쉬프트 제어부는
    상기 클럭 신호와 상기 억세스 구간 신호를 제 1 논리 조합하여 상기 쉬프트 클럭 신호로서 출력하도록 구성되는 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 쉬프트 제어부는
    상기 클럭 신호와 상기 억세스 구간 신호를 제 2 논리 조합하여 상기 판단부를 초기화시키도록 구성되는 반도체 집적회로.
  17. 제 8 항에 있어서,
    상기 소스 신호 생성부는
    상기 억세스 플래그 신호를 설정 시간만큼 지연시켜 출력하도록 구성된 지연기,
    상기 지연 제어 신호에 응답하여 상기 지연기의 출력 신호 또는 상기 억세스 플래그 신호를 선택하여 출력하도록 구성된 다중화기, 및
    상기 어드레스 신호에 응답하여 상기 다중화기의 출력 신호를 상기 소스 신호로서 출력하도록 구성된 신호 생성부를 포함하는 반도체 집적회로.
  18. 억세스에 응답하여 데이터를 출력하고, 소스 신호에 응답하여 타이밍 신호를 생성하도록 구성된 메모리 블록;
    입력 제어 신호에 응답하여 상기 데이터를 래치하도록 구성된 래치부;
    이븐 클럭 신호와 오드 클럭 신호 각각을 기준으로 어드레스 신호 및 억세스 플래그 신호에 따라 상기 메모리 블록의 제 1 메모리 영역 및 제 2 메모리 영역 중에서 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상인지 여부를 판단하여 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부;
    상기 지연 제어 신호에 응답하여 상기 억세스 플래그 신호의 타이밍을 조정하여 상기 소소 신호를 생성하도록 구성된 소스 신호 생성부; 및
    상기 타이밍 신호에 응답하여 상기 입력 제어 신호를 생성하도록 구성된 입력 제어 신호 생성부를 포함하는 반도체 집적회로.
  19. 제 18 항에 있어서,
    상기 래치부는
    파이프 래치를 포함하는 반도체 집적회로.
  20. 제 18 항에 있어서,
    상기 지연 제어 신호 생성부는
    억세스 구간 신호, 상기 이븐 클럭 신호 및 상기 어드레스 신호에 응답하여 제 1 예비 지연 제어 신호 쌍을 생성하도록 구성된 제 1 예비 지연 제어 신호 생성부,
    상기 억세스 구간 신호, 상기 오드 클럭 신호 및 상기 어드레스 신호에 응답하여 제 2 예비 지연 제어 신호 쌍을 생성하도록 구성된 제 2 예비 지연 제어 신호 생성부, 및
    상기 제 1 예비 지연 제어 신호 쌍, 상기 제 2 예비 지연 제어 신호 쌍 및 상기 억세스 플래그 신호에 응답하여 상기 지연 제어 신호를 생성하도록 구성된 신호 조합부를 포함하는 반도체 집적회로.
  21. 제 20 항에 있어서,
    상기 제 1 예비 지연 제어 신호 생성부는
    상기 어드레스 신호에 응답하여 상기 어느 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상 이루어진 상태에서 다른 하나의 메모리 영역에 대한 억세스가 이루어지는지 여부를 판단하여 상기 제 1 예비 지연 제어 신호 쌍 중에서 어느 하나를 활성화시키도록 구성된 제 1 판단부,
    상기 어드레스 신호에 응답하여 상기 다른 하나의 메모리 영역에 대한 연속적인 억세스가 설정 횟수 이상 이루어진 상태에서 상기 어느 하나의 메모리 영역에 대한 억세스가 이루어지는지 여부를 판단하여 상기 제 1 예비 지연 제어 신호 쌍 중에서 다른 하나를 활성화시키도록 구성된 제 2 판단부,
    상기 이븐 클럭 신호와 상기 억세스 구간 신호에 응답하여 상기 제 1 판단부 및 상기 제 2 판단부를 제어하도록 구성된 쉬프트 제어부를 포함하는 반도체 집적회로.
  22. 제 21 항에 있어서,
    상기 제 1 판단부는
    쉬프트 클럭 신호에 따라 상기 어드레스 신호를 순차적으로 쉬프트시켜 복수의 쉬프트 신호를 생성하도록 구성된 쉬프트부, 및
    상기 복수의 쉬프트 신호를 조합하여 상기 제 1 예비 지연 제어 신호 쌍 중에서 어느 하나를 활성화시키도록 구성된 연속 억세스 판단 로직을 포함하는 반도체 집적회로.
  23. 제 22 항에 있어서,
    상기 쉬프트 제어부는
    상기 이븐 클럭 신호와 상기 억세스 구간 신호를 제 1 논리 조합하여 상기 쉬프트 클럭 신호로서 출력하도록 구성되는 반도체 집적회로.
  24. 제 23 항에 있어서,
    상기 쉬프트 제어부는
    상기 이븐 클럭 신호와 상기 억세스 구간 신호를 제 2 논리 조합하여 상기 제 1 판단부 및 상기 제 2 판단부를 초기화시키도록 구성되는 반도체 집적회로.
  25. 제 18 항에 있어서,
    상기 소스 신호 생성부는
    상기 억세스 플래그 신호를 설정 시간만큼 지연시켜 출력하도록 구성된 지연기,
    상기 지연 제어 신호에 응답하여 상기 지연기의 출력 신호 또는 상기 억세스 플래그 신호를 선택하여 출력하도록 구성된 다중화기, 및
    상기 어드레스 신호에 응답하여 상기 다중화기의 출력 신호를 상기 소스 신호로서 출력하도록 구성된 신호 생성부를 포함하는 반도체 집적회로.
KR1020130056426A 2013-05-20 2013-05-20 반도체 집적회로 KR102075497B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130056426A KR102075497B1 (ko) 2013-05-20 2013-05-20 반도체 집적회로
US14/018,904 US9007852B2 (en) 2013-05-20 2013-09-05 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130056426A KR102075497B1 (ko) 2013-05-20 2013-05-20 반도체 집적회로

Publications (2)

Publication Number Publication Date
KR20140136203A true KR20140136203A (ko) 2014-11-28
KR102075497B1 KR102075497B1 (ko) 2020-02-10

Family

ID=51895670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130056426A KR102075497B1 (ko) 2013-05-20 2013-05-20 반도체 집적회로

Country Status (2)

Country Link
US (1) US9007852B2 (ko)
KR (1) KR102075497B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183899B2 (en) 2013-11-01 2015-11-10 SK Hynix Inc. Semiconductor integrated circuit
KR20200073016A (ko) * 2018-12-13 2020-06-23 에스케이하이닉스 주식회사 컨트롤러, 데이터 저장 장치 및 그것의 동작 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102471531B1 (ko) * 2017-12-21 2022-11-28 에스케이하이닉스 주식회사 저속 동작 환경에서 고속 테스트를 수행할 수 있는 반도체 장치 및 시스템
KR20210081753A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080088185A (ko) * 2007-03-29 2008-10-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR20090071015A (ko) * 2007-12-27 2009-07-01 주식회사 하이닉스반도체 반도체 메모리장치
KR20120004699A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR20120004825A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560947B1 (ko) 2004-02-06 2006-03-14 주식회사 하이닉스반도체 파이프 레지스터의 입력 신호 발생 회로
KR100642436B1 (ko) * 2004-12-22 2006-11-02 주식회사 하이닉스반도체 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080088185A (ko) * 2007-03-29 2008-10-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR20090071015A (ko) * 2007-12-27 2009-07-01 주식회사 하이닉스반도체 반도체 메모리장치
KR20120004699A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR20120004825A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183899B2 (en) 2013-11-01 2015-11-10 SK Hynix Inc. Semiconductor integrated circuit
KR20200073016A (ko) * 2018-12-13 2020-06-23 에스케이하이닉스 주식회사 컨트롤러, 데이터 저장 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US20140340968A1 (en) 2014-11-20
KR102075497B1 (ko) 2020-02-10
US9007852B2 (en) 2015-04-14

Similar Documents

Publication Publication Date Title
US9054675B2 (en) Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US7889594B2 (en) Semiconductor memory device
TWI617137B (zh) Semiconductor device
US7672191B2 (en) Data output control circuit
US9601170B1 (en) Apparatuses and methods for adjusting a delay of a command signal path
JP2011054150A (ja) 半導体装置及びその動作方法
KR102161083B1 (ko) 반도체 메모리 장치
KR101110819B1 (ko) 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
JP2013069360A (ja) 半導体装置及びデータ処理システム
US20070230266A1 (en) Methods of DDR receiver read re-synchronization
KR101138832B1 (ko) 반도체 메모리 장치 및 그 동작방법
JP5675035B2 (ja) Ｚｑキャリブレーション回路
JP2010287304A (ja) 半導体メモリ装置および出力イネーブル信号生成方法
US7733129B2 (en) Method and circuit for generating memory clock signal
JP2011055462A (ja) 半導体装置
JPH0784863A (ja) 情報処理装置およびそれに適した半導体記憶装置
US9030907B2 (en) Semiconductor device and semiconductor system with the same
JP2015035241A (ja) 半導体装置
KR20140136203A (ko) 반도체 집적회로
US7181638B2 (en) Method and apparatus for skewing data with respect to command on a DDR interface
KR100486922B1 (ko) 반도체 기억 장치
KR20100108814A (ko) 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치
KR20130072002A (ko) 반도체 메모리 장치
KR20080028617A (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant