JP2015035241A - 半導体装置 - Google Patents

Abstract

【課題】ＤＬＬ回路の消費電力を低減する。
【解決手段】クロック信号を受けて、出力回路の出力に係るタイミング信号を発生する第１の遅延ラインを有するＤＬＬ回路と、ＯＤＴ活性信号を受けて、出力回路を抵抗終端状態とするＯＤＴ出力信号を出力するＯＤＴ回路と、を備え、ＯＤＴ回路は、第１の遅延ラインと同等の遅延量が設定される第２の遅延ラインを有し、ＯＤＴ活性信号が活性化される第１期間において、同等の遅延量が設定された第２の遅延ラインを介してＯＤＴ出力信号を生成する。
【選択図】図２

Description

本発明は、半導体装置に係り、特に、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）機能を有する半導体装置に係る。

ＤＲＡＭ（Dynamic Random Access Memory）のように、外部バス上に複数のチップが並列接続される半導体装置においては、出力バッファがハイインピーダンス状態（Ｈｉ−Ｚ）となっているチップによって信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、ＤＤＲ２型やＤＤＲ３型のＳＤＲＡＭ（Synchronous DRAM）のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるＯＤＴ機能が備えられていることがある。

半導体装置にＯＤＴ機能を持たせれば、マザーボード上に終端抵抗器を設ける必要がなくなる。このため、部品点数を削減することができるとともに、信号の反射をより効果的に防止することができることから、外部バス上の信号品質を高めることが可能となる。

ＯＤＴ動作のオン／オフは、ＯＤＴ信号に基づいて行われる。ここで、ＯＤＴ信号が活性化してからＯＤＴ動作がオンするまでの時間はＯＤＴレイテンシ（ＯＤＴＬ）と呼ばれている。ＯＤＴＬの値は、ＤＤＲ２型のＳＤＲＡＭでは２クロックサイクルに固定されていたが、ＤＤＲ３型のＳＤＲＡＭでは「ＡＬ＋ＣＷＬ−２」で定義される。これは、ＯＤＴＬの値を２クロックサイクルに固定すると、クロック周波数の向上によってクロックサイクルが短くなった時に、ＯＤＴ動作のオン／オフが間に合わなくなってしまうからである。ここで、「ＡＬ」とはアディティブレイテンシであり、カラムコマンドの前倒し投入サイクルを指す。また、「ＣＷＬ」とはライトコマンドの投入からライトデータの入力までのクロックサイクルを指すカラムアドレスストローブ（ＣＡＳ）ライトレイテンシである。

ところで、ＳＤＲＡＭ等においては、データを出力するタイミングのためのクロック信号を、外部から入力するクロック信号に同期させて生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備えている。ＯＤＴ動作もこのＤＬＬ回路が生成したクロック信号に同期してなされる（特許文献１参照）。

特開２００７−１１５３６６号公報

以下の分析は本発明において与えられる。

ところで、従来のＤＬＬ回路は、ＯＤＴ動作の際に活性化状態にある。このため、ＤＬＬ回路における消費電力が大きくなってしまう。

したがって、本発明の目的は、ＯＤＴ動作においてＤＬＬ回路の消費電力を低減することに寄与する半導体装置を提供することにある。

本発明の１つのアスペクト（側面）に係る半導体装置は、クロック信号を受けて、出力回路の出力に係るタイミング信号を発生する第１の遅延ラインを有するＤＬＬ回路と、ＯＤＴ活性信号を受けて、出力回路を抵抗終端状態とするＯＤＴ出力信号を出力するＯＤＴ回路と、を備え、ＯＤＴ回路は、第１の遅延ラインと同等の遅延量が設定される第２の遅延ラインを有し、ＯＤＴ活性信号が活性化される第１期間において、同等の遅延量が設定された第２の遅延ラインを介してＯＤＴ出力信号を生成する。

本発明によれば、ＯＤＴ動作においてＤＬＬ回路の消費電力の低減に寄与する。

本発明の第１の実施例に係る半導体装置の構成を示す図である。 本発明の第１の実施例に係るＤＬＬ回路およびＯＤＴ回路の構成を示すブロック図である。 引算部が遅延時間Ｔを取得する場合の動作を表す図である。 ＯＤＴ回路がＯＤＴ出力信号ＯＤＴ＿ＯＵＴを出力する場合の動作を表す図である。 本発明の第１の実施例に係るＤＬＬ回路およびＯＤＴ回路の動作に伴う各部の波形を表す図である。 本発明の第２の実施例に係るＤＬＬ回路およびＯＤＴ回路の構成を示すブロック図である。 本発明の第２の実施例に係るラッチ回路の回路図である。 本発明の第２の実施例に係るＤＬＬ回路およびＯＤＴ回路の動作に伴う各部の波形を表す図である。

以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一実施形態に係る半導体装置は、クロック信号を受けて、出力回路の出力に係るタイミング信号を発生する第１の遅延ライン（図２の３１に相当）を有するＤＬＬ回路（図２の２２）と、ＯＤＴ活性信号を受けて、出力回路を抵抗終端状態とするＯＤＴ出力信号を出力するＯＤＴ回路（図２の２３）と、を備え、ＯＤＴ回路は、第１の遅延ラインと同等の遅延量が設定される第２の遅延ライン（図２の４１に相当）を有し、ＯＤＴ活性信号が活性化される第１期間において、同等の遅延量が設定された第２の遅延ラインを介してＯＤＴ出力信号を生成する。

半導体装置において、第１期間の前の第２期間において、ＤＬＬ回路は、活性状態とされ、第１および第２の遅延ラインに遅延量を設定するようにしてもよい。

半導体装置において、ＤＬＬ回路は、ＯＤＴ回路が活性化状態にある第１期間において非活性状態とされるようにしてもよい。

半導体装置において、ＤＬＬ回路を活性化するか否かを示すＤＬＬ活性化信号を遅延し、遅延したＤＬＬ活性信号をＤＬＬ回路に出力するＤＬＬ活性遅延回路（図６の３６）を備えるようにしてもよい。

半導体装置において、ＤＬＬ回路は、ＤＬＬ活性遅延回路が出力する遅延したＤＬＬ活性信号に応じて、第１期間中の第３期間において非活性状態とされ、第１期間中の第３期間後の第４期間において遅延されたＤＬＬ活性化信号によって活性化状態とされるようにしてもよい。

半導体装置において、第４期間において活性化状態となったＤＬＬ回路が出力するタイミング信号によってＯＤＴ回路の出力信号をラッチするラッチ回路（図６の４８）を備えるようにしてもよい。

以上のような構成の半導体装置によれば、ＯＤＴ動作においてＤＬＬ回路を適宜非活性とすることができる。したがって、ＤＬＬ回路における消費電力が低減される。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の構成を示す図である。

図１において、半導体装置は、ＳＤＲＡＭであって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、モードレジスタ１５、リフレッシュ制御回路１６、カラムデコーダ１７、ロウデコーダ１８、メモリセルアレイ１９、クロック入力回路２０、ＤＬＬ回路２２、ＯＤＴ回路２３、入出力回路２４、内部電源発生回路２５を備える。

アドレス入力回路１１は、外部からアドレス信号ＡＤＤを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤをクロック信号ＩＣＬＫのタイミングでラッチし、モードレジスタ１５、カラムデコーダ１７、ロウデコーダ１８に出力する。

コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力する。コマンドデコード回路１４は、コマンドに係る信号をデコードし、カラムアドレスのデコードタイミングをカラムデコーダ１７に出力し、ロウアドレスのデコードタイミングをロウデコーダ１８に出力し、モード設定情報をモードレジスタ１５に出力し、リフレッシュタイミングをリフレッシュ制御回路１６に出力し、ＯＤＴ信号ＯＤＴ、アディティブレイテンシＡＬ、カラムアドレスストローブライトレイテンシＣＷＬをＯＤＴ回路２３に出力する。

モードレジスタ１５は、モード設定情報に合わせてＤＲＡＭの動作モードを設定する。例えば、入出力回路２４を出力状態（リード状態）とするか入力状態（ライト状態）とするかを設定する。

リフレッシュ制御回路１６は、リフレッシュタイミングに応じてロウデコーダ１８からリフレッシュアドレスを発生するようにロウデコーダ１８を制御する。

カラムデコーダ１７は、カラムアドレスをメモリセルアレイ１９に出力し、ロウデコーダ１８は、ロウアドレスをメモリセルアレイ１９に出力し、メモリセルアレイ１９は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。

クロック入力回路２０は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＩＣＬＫをアドレスラッチ回路１２、コマンドデコード回路１４およびＤＬＬ回路２２に出力する。

ＤＬＬ回路２２は、クロック信号ＩＣＬＫを入力し、クロック信号ＩＣＬＫの位相を調整したクロック信号ＬＣＬＫを入出力回路２４に出力する。

ここで、ＤＬＬ回路２２は、ＤＬＬ回路２２に内蔵するカウンタ回路のカウント値（遅延量の設定値）をＯＤＴ回路２３に出力する。

ＯＤＴ回路２３は、ＯＤＴ信号ＯＤＴ、アディティブレイテンシＡＬ、カラムアドレスストローブライトレイテンシＣＷＬ、を入力して、入出力回路２４を抵抗終端状態とするためのＯＤＴ出力信号ＯＤＴ＿ＯＵＴを入出力回路２４に出力する。

ここで、ＯＤＴ回路２３は、後述するＤＬＬレプリカ回路及びＯＤＴ制御（引き算部）を含む。ＤＬＬレプリカ回路は、ＤＬＬ回路２２が出力するカウント値（遅延量の設定値）を受け、ＤＬＬ回路が有するＤＬＬ遅延ラインが有する遅延量と同等の遅延量が設定される。詳しくは、後述する。

入出力回路２４は、モードレジスタ１５が出力するモード信号ＭＯＤＥに応じて、ＤＱ端子から入力されたライトデータをメモリセルアレイ１９に出力し、あるいは、メモリセルアレイ１９から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号と同期するように調整される。

内部電源発生回路２５は、外部から電源ＶＤＤ、ＶＳＳを供給されて、内部の電源電圧を発生する。

次に、ＤＬＬ回路２２およびＯＤＴ回路２３の構成について説明する。

図２は、本発明の第１の実施例に係るＤＬＬ回路およびＯＤＴ回路の構成を示すブロック図である。

図２において、ＤＬＬ回路２２は、ＤＬＬ遅延ライン３１、ＤＱレプリカ回路３２、比較回路３３、カウンタ回路３４を備え、コマンドデコード回路１４から与えられるＤＬＬ活性信号ＤＬＬＡＣＴによって活性化される。

ＤＬＬ遅延ライン３１は、クロック信号ＩＣＬＫに対し、カウント回路３４が出力するカウント値に対応した遅延を与えてクロック信号ＬＣＬＫとして入出力回路２４およびＤＱレプリカ回路３２に出力する。

ＤＱレプリカ回路３２は、入出力回路２４においてデータ出力のタイミングを外部クロックに合せるために入出力回路２４における遅延時間と実質的に同等である遅延時間をクロック信号ＬＣＬＫに与え、クロック信号ＲＣＬＫとして比較回路３３に出力する。

比較回路３３は、クロック信号ＩＣＬＫとクロック信号ＲＣＬＫとの位相を比較し、比較結果をカウンタ回路３４に出力する。

カウンタ回路３４は、比較結果をカウントし、カウント値をＤＬＬ遅延ライン３１に出力する。すなわち、クロック信号ＩＣＬＫの位相がクロック信号ＲＣＬＫの位相より進んでいるか、遅れているかの検知結果を用いて、カウンタ回路３４のカウント値が更新（＋カウント／−カウント）されることで、ＤＬＬ遅延ライン３１の遅延段数が変化（遅延量増／遅延量減）する。なお、カウンタ回路３４は、ＤＬＬ活性信号ＤＬＬＡＣＴが非活性を示す場合には、最後に活性状態であった時点におけるカウンタ値を保持し続けるものとする。

ＯＤＴ回路２３は、ＤＬＬレプリカ回路４０、ＯＤＴ制御部４３、カウンタ回路４４、遅延回路４５を備える。

ＤＬＬレプリカ回路４０は、ＤＬＬ遅延ラインレプリカ４１、ＤＱレプリカ回路４２を含み、ＯＤＴ制御部４３は、引算部４６を含む。

遅延回路４５は、ＯＤＴ信号ＯＤＴを入力し、カウンタ回路４４が出力する遅延セット信号ＤＳＥＴに応じた遅延量をＯＤＴ信号ＯＤＴに与えて、シフト出力信号ＳＦＯとしてＤＬＬ遅延ラインレプリカ４１に出力する。

ＤＬＬ遅延ラインレプリカ４１は、シフト出力信号ＳＦＯに対し、カウント回路３４が出力するカウント値に対応した遅延を与えて、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴとして入出力回路２４に出力すると共にＤＱレプリカ回路４２にも出力する。

ＤＱレプリカ回路４２は、入力したＯＤＴ出力信号ＯＤＴ＿ＯＵＴにＤＱレプリカ回路３２の遅延時間と同じ遅延時間を与えて引算部４６に出力する。

引算部４６は、遅延時間計測用のパルス信号によってＤＬＬ遅延ラインレプリカ４１およびＤＱレプリカ回路４２の合計の遅延時間Ｔを取得する。

ＯＤＴ制御部４３は、コマンドデコード回路１４からアディティブレイテンシＡＬおよびカラムアドレスストローブライトレイテンシＣＷＬを受け取り、「ＡＬ＋ＣＷＬ−２−Ｔ」を求めてカウンタ制御信号ＣＣＮＴとしてカウンタ回路４４に出力する。

カウンタ回路４４は、カウンタ制御信号ＣＣＮＴを元に遅延セット信号ＤＳＥＴを遅延回路４５にセットする。

（遅延時間Ｔ値の取得動作）
次に、上記のような構成のＤＬＬ回路２２およびＯＤＴ回路２３の動作について説明する。

図３は、図２において引算部４６が遅延時間Ｔを取得する場合の動作を表す図であり、遅延時間Ｔの取得に関与しない信号およびブロックの表示を省略している。

ＤＬＬ回路２２は、ＤＬＬ活性信号ＤＬＬＡＣＴによって活性化された状態にある。カウンタ回路３４は、クロック信号ＩＣＬＫの位相がクロック信号ＲＣＬＫの位相と一致するような値とされ、この値がＤＬＬ遅延ライン３１およびＤＬＬ遅延ラインレプリカ４１に与えられている。この状態において、引算部４６は、遅延時間計測用のパルス信号をＤＬＬ遅延ラインレプリカ４１およびＤＱレプリカ回路４２を介して送り出して周回したパルス信号を受け取り、ＤＬＬ遅延ラインレプリカ４１およびＤＱレプリカ回路４２の合計の遅延時間Ｔを取得する。なお、Ｔの値は、クロック信号ＩＣＬＫの周期の何個分であるかを表すような値とする。

このような遅延時間Ｔ値の取得動作は、ＯＤＴ出力動作に先立って行っておく必要がある。そのため、ＤＲＡＭ製品（例えば、ＤＤＲ３）の動作上はＤＬＬのロック期間（ｔＤＬＬＫ＝５１２ＣＬＫ）で行うことが望ましい。つまり、上述のＴ値の取得動作は、ＤＬＬのロック動作（内部クロックと外部クロックとの位相誤差を補正し、クロック同期させる動作）と並行して行うと望ましい。ＤＬＬ回路２２およびＯＤＴ回路２３の構成は、次のような動作を実行する構成で良い。電源投入後、ＤＬＬのロック動作が最初に発生することに応じて、Ｔ値の取得動作が発生し、Ｔ値が取得される。一度取得したＴ値は、電源ＯＦＦになるまで、ＯＤＴ制御部４３中に引算部４６に保持され、ＯＤＴ動作で使用され続ける。引算部４６に保持したＴ値は、電源ＯＦＦ時に消去される。再度、電源投入され、ＤＬＬのロック動作が開始すると、この開始に応じて、再度、Ｔ値の取得が開始される。

（出力信号ＯＤＴ＿ＯＵＴ出力時の動作）
次に、ＯＤＴ回路２３のＯＤＴ出力信号ＯＤＴ＿ＯＵＴ出力時の動作について説明する。

図４は、図２においてＯＤＴ回路２３がＯＤＴ出力信号ＯＤＴ＿ＯＵＴを出力する場合の動作を表す図であり、この動作に関与しない信号およびブロックの表示を省略している。

ＯＤＴ制御部４３は、コマンドデコード回路１４からアディティブレイテンシＡＬおよびカラムアドレスストローブライトレイテンシＣＷＬを受け取り、「ＡＬ＋ＣＷＬ−２−Ｔ」を求めてカウンタ制御信号ＣＣＮＴとしてカウンタ回路４４に出力する。

ここで、引算部４６は、ＤＤＲ３型のＳＤＲＡＭで定義される「ＡＬ＋ＣＷＬ−２」の値（ＯＤＴＬの値）から、上述で取得した遅延時間Ｔを引き算する構成である。この構成によって、ＯＤＴ制御部４３は、「ＡＬ＋ＣＷＬ−２−Ｔ」の値を算出する。

カウンタ回路４４は、カウンタ制御信号ＣＣＮＴを元に遅延セット信号ＤＳＥＴを遅延回路４５にセットする。

遅延回路４５は、ＯＤＴ信号ＯＤＴを入力し、カウンタ回路４４が出力する遅延セット信号ＤＳＥＴに応じた遅延量をＯＤＴ信号ＯＤＴに与えて、シフト出力信号ＳＦＯとしてＤＬＬ遅延ラインレプリカ４１に出力する。

ＤＬＬ遅延ラインレプリカ４１は、シフト出力信号ＳＦＯに対し、カウンタ回路３４が保持しているカウント値に対応する遅延を与えて、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴとして入出力回路２４に出力する。

（信号波形図）
次に、ＤＬＬ回路２２およびＯＤＴ回路２３の各部の波形について説明する。

図５は、ＤＬＬ回路２２およびＯＤＴ回路２３の動作に伴う各部の波形を表す図である。

クロックイネーブル信号ＣＫＥは、スローパワーダウンモードでは、インアクティブ（Ｌレベル）になり、スローパワーダウンモード以外では、アクティブ（Ｈレベル）になるとする。

スローパワーダウンモード以外においてクロックイネーブル信号ＣＫＥがアクティブ（Ｈレベル）になると、コマンドデコード回路１４は、ＯＤＴ信号ＯＤＴをＨレベルとする。遅延回路４５は、カウンタ回路４４が出力する遅延セット信号ＤＳＥＴに応じた遅延量（ＡＬ＋ＣＷＬ−２−Ｔ）をＯＤＴ信号ＯＤＴに与えて、シフト出力信号ＳＦＯとしてＤＬＬ遅延ラインレプリカ４１に出力する。

ＤＬＬ遅延ラインレプリカ４１は、ＤＬＬ回路が出力するカウント値（遅延量の設定値）によって、所定の遅延量が設定されている。そのため、ＤＬＬ遅延ラインレプリカ４１は、シフト出力信号ＳＦＯに対し、カウンタ回路３４が保持しているカウント値に対応する遅延を与えて、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴとして入出力回路２４に出力する。

例えば、ＡＬ＝３、ＣＷＬ＝５とした場合、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴは、ＯＤＴ信号ＯＤＴがＨレベルとなって最初のクロック信号ＩＣＬＫの立ち上がりのエッジから６（＝３＋５−２）クロック分、すなわち、６ｔＣＫ（ただし、ｔＣＫは、クロック信号ＩＣＬＫの一周期期間）経た時点でＨレベルとなる。

以上のように動作する場合、ＤＬＬ回路２２は非活性状態にあり、ＤＬＬ回路２２の動作に伴う消費電力が低減される。

実施例１は、ＤＬＬ回路が非活性状態でありながら、ＯＤＴ出力信号による終端抵抗の設定を行う事が可能な構成である。そのため、ＤＬＬが非活性状態（例えば、ＤＲＡＭデバイスがスローパワーダウンモード）において、ＯＤＴオンがコントローラによって命令された場合に、ＤＬＬを活性化する必要がなく、消費電力の観点で有効である。他方、ＤＬＬ回路が活性状態中に、ＯＤＴオンがコントローラによって命令されたとしても、動作上、問題ない。

また、活性状態であるＤＬＬ回路を使ったＯＤＴ動作の比較例として、ＯＤＴ回路が、活性状態であるＤＬＬ回路の出力クロックＬＣＬＫを受け、ＯＤＴ回路の出力段に位置するＦＩＦＯ回路が、受けた出力クロックＬＣＬＫに同期して、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴを出力する構成（比較例（ｉ）と呼ぶ）が考えられるが、ＤＬＬ回路は、非活性状態ではないので、消費電力が大きくなる。ここで、出力クロックＬＣＬＫは、ＤＬＬ回路が備える遅延量が設定された遅延ラインを経由して、出力される。本実施例１では、ＤＬＬ回路を非活性状態でＯＤＴ出力を行っているが、このためには、ＤＬＬ回路が備える遅延量を、ＤＬＬ回路の遅延ラインに代えて、別の手段で、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴに載せる必要がある。この役割を、ＤＬＬレプリカ回路４０、特にＤＬＬ遅延ラインレプリカ４１が担う。

また、非活性状態であるＤＬＬ回路を使ったＯＤＴ動作の比較例として、ＤＬＬ回路を非活性状態にしつつ、ＯＤＴ回路が備えるＤＬＬ遅延ライン３１の回路部分のみを、ＯＤＴ出力信号時に、スイッチ接続し経由されることによって、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴに遅延量を載せる構成が考えられる（比較例（ｉｉ）と呼ぶ）が、この構成は、動作マージン（あるいはスペックに対するマージン）の点で、有利ではなく、本実施例１の構成がより好ましい。

また、非活性状態であるＤＬＬ回路を使ったＯＤＴ動作の別の比較例として、ＤＲＡＭチップが受けたＯＤＴ信号を、内部クロック信号と同期を考慮することなく（つまり、ＤＬＬ回路は非活性状態でも良い）、そのままチップ内の固定遅延で遅延させてＯＤＴ非同期信号として出力する構成が考えられる（比較例（ｉｉｉ）と呼ぶ）が、この構成は、同期をとっていないため、設計上、遅延を十分に長く構成する傾向にある。そのため、コントローラは、十分に時間を待ってから次のコマンドを入力する必要が生じるなど、高速化に向かない。本実施例１の構成は、ＤＬＬ回路が非活性状態であるが、ＤＬＬ回路の遅延ラインと同等の遅延量が設定されるＤＬＬレプリカ回路４０（ＤＬＬ遅延ラインレプリカ４１）を備えるため、不要な遅延量は含まず、より精度良く遅延量設定される。コントローラは、不要な時間を待つ必要はなく、ＯＤＴＬを比較的短く設定できる構成である。

上記において、本実施例１、比較例（ｉ）、及び比較例（ｉｉ）は、同期モードに属し、比較例（ｉｉｉ）は、非同期モードに属すると考慮できる。ここで、非同期・同期モードは、ＤＲＡＭ製品（特に、ＤＤＲ３のスペック）で使いわけられるが、一般的に、消費電流の観点以外は、同期モードは、非同期モードよりパフォーマンスに優れることが知られている。このため、消費電流を抑えることが、同期モードに特に望まれている。本発明の第１及び第２の各実施例の構成を使うことによって、同期モードにおいて、消費電流を抑えることができる。

図６は、本発明の第２の実施例に係るＤＬＬ回路およびＯＤＴ回路の構成を示すブロック図である。

図６において、図２と同一の符号は、同一物を表し、その説明を省略する。本実施例に係るＤＬＬ回路およびＯＤＴ回路は、図２に対し、ＤＬＬ活性遅延回路３６が追加され、ＯＤＴ回路２３ａがさらにラッチ回路４８を含む。

ＤＬＬ活性遅延回路３６は、コマンドデコード回路１４が出力するＤＬＬ活性信号ＤＬＬＡＣＴを遅延させ、ＤＬＬ遅延活性信号ＤＬＬＡＣＴ０としてＤＬＬ回路２２に出力する。

ラッチ回路４８は、ＤＬＬ遅延ラインレプリカ４１の出力信号をクロック信号ＬＣＬＫによってラッチし、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴとして出力する。

図７は、ラッチ回路４８の回路図である。ラッチ回路４８は、ＣＭＯＳ回路で構成され、インバータ回路ＩＮＶ１〜ＩＮＶ４、クロックドインバータ回路ＣＩＮＶ１、ＣＩＮＶ２を備える。

インバータ回路ＩＮＶ１は、クロック信号ＬＣＬＫを反転してインバータ回路ＩＮＶ２、クロックドインバータ回路ＣＩＮＶ１のクロック制御端、クロックドインバータ回路ＣＩＮＶ２のクロック反転制御端に出力する。

インバータ回路ＩＮＶ２は、クロック信号ＬＣＬＫの反転信号を反転してクロックドインバータ回路ＣＩＮＶ１のクロック反転制御端、クロックドインバータ回路ＣＩＮＶ２のクロック制御端に出力する。

クロックドインバータ回路ＣＩＮＶ１は、ＤＬＬ遅延ラインレプリカ４１の出力信号を反転し、インバータ回路ＩＮＶ３、ＩＮＶ４に出力する。

クロックドインバータ回路ＣＩＮＶ２は、インバータ回路ＩＮＶ３の出力信号を反転し、インバータ回路ＩＮＶ３、ＩＮＶ４に出力する。

インバータ回路ＩＮＶ４は、クロックドインバータ回路ＣＩＮＶ１、ＣＩＮＶ２のいずれかの内、活性化された側の出力信号を反転してＯＤＴ出力信号ＯＤＴ＿ＯＵＴとして出力する。

以上のような構成のラッチ回路４８において、クロック信号ＬＣＬＫがＬレベルの場合に、クロックドインバータ回路ＣＩＮＶ１が活性化され、クロックドインバータ回路ＣＩＮＶ２は非活性化とされる。したがって、ＤＬＬ遅延ラインレプリカ４１の出力信号は、クロックドインバータ回路ＣＩＮＶ１によって反転され、インバータ回路ＩＮＶ３、ＩＮＶ４に入力され、ＤＬＬ遅延ラインレプリカ４１の出力信号と同相の信号がクロックドインバータ回路ＣＩＮＶ２の入力端に与えられる。

クロック信号ＬＣＬＫがＨレベルとなると、クロックドインバータ回路ＣＩＮＶ１は非活性化とされ、クロックドインバータ回路ＣＩＮＶ２が活性化される。したがって、クロックドインバータ回路ＣＩＮＶ２の入力端に与えられる信号が反転されて、インバータ回路ＩＮＶ３、ＩＮＶ４に入力され、インバータ回路ＩＮＶ３とクロックドインバータ回路ＣＩＮＶ２とによってラッチ機能が実現される。

（信号波形図）
次に、ＤＬＬ回路２２およびＯＤＴ回路２３ａの各部の波形について説明する。

図８は、ＤＬＬ回路２２およびＯＤＴ回路２３ａの動作に伴う各部の波形を表す図である。図８において、図５と異なる点は以下の２点である。

（１）クロックイネーブル信号ＣＫＥがアクティブ（Ｈレベル）になると、ＤＬＬ活性遅延回路３６によって遅延される時間を経てＤＬＬ回路２２が活性化される。

（２）ラッチ回路４８は、クロック信号ＬＣＬＫの立ち上がりエッジにおいてＤＬＬ遅延ラインレプリカ４１の出力信号をラッチし、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴとして入出力回路２４に出力する。

以上のような構成のＤＬＬ回路２２およびＯＤＴ回路２３ａによれば、ＤＬＬ回路２２が適切なタイミングまで非活性状態にある。したがって、ＤＬＬ回路２２の動作に伴う消費電力が低減される。また、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴの出力タイミングをラッチ回路４８によって取り直すので、ＯＤＴ出力信号ＯＤＴ＿ＯＵＴの出力タイミングの精度が向上する。

一般的に、ＬＣＬＫのクロッキング動作が開始されてから出力に使用されるまでの時間（ＬＣＬＫ調整期間）が比較的短時間でできるような高速なＤＬＬ回路および入出力回路である場合は、ＯＤＴ動作に先立ってＤＬＬ回路を活性化する必要はなく、ある程度遅延して活性化してもＯＤＴ出力の同期タイミングが間に合う。このような場合に、実施例２は、有効である。なお、ＤＬＬ活性遅延回路３６の遅延量は、大きければ大きいほど、ＤＬＬ回路の活性化タイミングを遅らせることができ、消費電力の点で有利になるが、一方でＬＣＬＫ調整期間の最大値を想定した場合においてラッチ回路で出力タイミングが合う
ように、十分に小さく調整し、先立ってＤＬＬ回路を活性化させる必要もあるため、これらのトレードオフを考慮して、該遅延量は、調整されて良い。

なお、第２の実施例のように最後にラッチ回路４８でタイミングを取る方式と、第１の実施例のようにそのまま出力する方式とを、（ＡＬ＋ＣＷＬ−２−Ｔ）の演算結果を元に選択するようにしてもよい。例えば、出力までのクロック数に余裕がある高ｔＣＫの場合（ＡＬ＋ＣＷＬが大きい場合）には、クロック信号ＬＣＬＫでタイミングを取りなおして出力タイミングの精度をあげる。一方、クロック数に余裕のない低ｔＣＫ（ＡＬ＋ＣＷＬが小さい場合）の場合には、そのまま出力する構成にする。このような切替によって、ｔＣＫ、ＣＷＬの広い変化域でタイミングに余裕を持った動作が可能とされる。

なお、前述の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１１ アドレス入力回路
１２ アドレスラッチ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ モードレジスタ
１６ リフレッシュ制御回路
１７ カラムデコーダ
１８ ロウデコーダ
１９ メモリセルアレイ
２０ クロック入力回路
２２ ＤＬＬ回路
２３、２３ａ ＯＤＴ回路
２４ 入出力回路
２５ 内部電源発生回路
３１ ＤＬＬ遅延ライン
３２ ＤＱレプリカ回路
３３ 比較回路
３４ カウンタ回路
３６ ＤＬＬ活性遅延回路
４０ ＤＬＬレプリカ回路
４１ ＤＬＬ遅延ラインレプリカ
４２ ＤＱレプリカ回路
４３ ＯＤＴ制御部
４４ カウンタ回路
４５ 遅延回路
４６ 引算部
４８ ラッチ回路
ＣＩＮＶ１、ＣＩＮＶ２ クロックドインバータ回路
ＩＮＶ１〜ＩＮＶ４ インバータ回路

Claims (6)

1. クロック信号を受けて、出力回路の出力に係るタイミング信号を発生する第１の遅延ラインを有するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と、
   ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）活性信号を受けて、前記出力回路を抵抗終端状態とするＯＤＴ出力信号を出力するＯＤＴ回路と、
   を備え、
   前記ＯＤＴ回路は、前記第１の遅延ラインと同等の遅延量が設定される第２の遅延ラインを有し、前記ＯＤＴ活性信号が活性化される第１期間において、前記同等の遅延量が設定された前記第２の遅延ラインを介して前記ＯＤＴ出力信号を生成することを特徴とする半導体装置。
2. 前記第１期間の前の第２期間において、前記ＤＬＬ回路は、活性状態とされ、前記第１および第２の遅延ラインに前記遅延量を設定することを特徴とする請求項１記載の半導体装置。
3. 前記ＤＬＬ回路は、前記ＯＤＴ回路が活性化状態にある前記第１期間において非活性状態とされることを特徴とする請求項１又は２記載の半導体装置。
4. 前記ＤＬＬ回路を活性化するか否かを示すＤＬＬ活性化信号を遅延し、遅延した前記ＤＬＬ活性信号を前記ＤＬＬ回路に出力するＤＬＬ活性遅延回路を備えることを特徴とする請求項１又は２記載の半導体装置。
5. 前記ＤＬＬ回路は、前記ＤＬＬ活性遅延回路が出力する前記遅延したＤＬＬ活性信号に応じて、前記第１期間中の第３期間において非活性状態とされ、前記第１期間中の前記第３期間後の第４期間において前記遅延された前記ＤＬＬ活性化信号によって活性化状態とされることを特徴とする請求項４記載の半導体装置。
6. 前記第４期間において活性化状態となった前記ＤＬＬ回路が出力するタイミング信号によって前記ＯＤＴ回路の出力信号をラッチするラッチ回路を備えることを特徴とする請求項５記載の半導体装置。

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