KR20240006462A - 제어회로 및 반도체 기억장치의 제어방법 - Google Patents

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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 지연동작의 장기화를 억제하고, DLL회로를 이용해서 내부클록신호의 지연의 조정을 행하는 시퀸스를 소정의 실행기간 내에 완료할 수 있는 제어회로 등을 제공한다.
[해결 수단] 제어회로는, 지연량을 설정하는 제어부와, 지연동작을 행하는 지연 라인부와, 지연동작에 의해 입력클록신호와 출력클록신호가 동기된 경우에, 입력클록신호로부터 출력클록신호까지의 지연클록 사이클수를 검출하는 검출동작을 행하는 검출부를 포함한다. 검출부는, 지연동작이 행해지기 전에, 입력클록신호로부터 출력클록신호까지의 지연클록 사이클수를 예비지연클록 사이클수로서 검출하는 예비검출동작을 행하고, 제어부는, 예비지연클록 사이클수가 소정값 이하일 경우에, 지연동작에 있어서의 지연량의 변화율이, 예비지연클록 사이클수가 소정값보다 클 경우의 지연동작에 있어서의 지연량의 변화율보다도 높아지도록, 지연량을 설정한다.

Description

제어회로 및 반도체 기억장치의 제어방법{CONTROL CIRCUIT, AND METHOD FOR CONTROLLING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 제어회로 및 반도체 기억장치의 제어방법에 관한 것이다.
반도체 기억장치의 일종인 DRAM(Dynamic Random Access Memory)은, 커패시터(콘덴서)에 전하를 축적하는 것에 의해서 정보를 기억하고, 전원이 공급되지 않게 되면, 기억된 정보가 소실되는 휘발성 메모리이다. DRAM에는, 위상동기회로로서 지연록루프(Delay locked Loop: DLL)회로가 설치되어 있다. DRAM은, DLL회로를 이용해서, 데이터 신호를 출력하기 위한 내부클록신호를, 외부로부터 입력된 입력클록신호에 동기시켜서 생성하고 있다(예를 들어 특허문헌 1 참조).
JP 2015-35241 A
그런데, DLL회로를 이용해서 내부클록신호의 지연의 조정을 행할 경우, 예를 들어, DLL회로의 리셋 동작과, DLL회로의 지연(록)동작(예를 들어, 지연선을 1개씩 활성화시키면서 외부클록과 내부클록을 동기시키는 동작)과, 입력클록신호와 내부클록신호 사이의 지연클록 사이클수를 나타내는 N값의 검출동작을 포함하는 시퀸스가 실행된다.
여기서, DLL회로의 지연동작에 의한 록시간(Tdll)은, 하기 식으로 나타낼 수 있다.
Tint+Tdll=N×tCK
상기 식에 있어서, Tint는 DLL회로에 있어서의 고유지연시간을 나타내고, tCK가 클록 사이클을 나타낸다. 예를 들면 반도체 기억장치 내의 온도 등에 의해서 클록 사이클(tCK)이 고유지연시간(Tint)보다도 길어질 경우, 상기 식으로 나타낸 바와 같이 DLL회로의 지연동작에 의한 록시간(Tdll)도 장기화되어 버린다. 이와 같이 록시간이 장기화되면, 상기 시퀸스 전체의 실행 시간이 길어져 버려, 다음 시퀸스의 실행이 지연될 우려나, 사전에 정해진 시퀸스의 실행기간(tDLLK)을 초과할 우려가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 지연동작의 장기화를 억제하고, DLL회로를 이용해서 내부클록신호의 지연의 조정을 행하는 시퀸스를 소정의 실행기간 내에 완료할 수 있는 제어회로, 반도체 기억장치 및 반도체 기억장치의 제어방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 첫 번째로, 본 발명은, 입력클록신호와 출력클록신호의 위상차로부터, 지연량을 설정하는 제어부와, 상기 지연량이 설정될 때마다, 상기 지연량에 의거해서 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는, 지연동작을 행하는 지연 라인부와, 상기 지연동작에 의해서 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하는 검출동작을 행하는 검출부를 포함하는 제어회로로서, 상기 검출부는, 상기 지연동작이 행해지기 전에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 예비지연클록 사이클수로서 검출하는 예비검출동작을 행하고, 상기 제어부는, 상기 예비지연클록 사이클수가 소정값 이하일 경우에, 상기 지연동작에 있어서의 상기 지연량의 변화율이, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우의 상기 지연동작에 있어서의 상기 지연량의 변화율보다도 높아지도록, 상기 지연량을 설정하는 것을 특징으로 하는 제어회로를 제공한다.
이러한 발명에서는, 지연동작을 행하기 전에, 검출부가, 지연동작이 장기화될 가능성이 있는지의 여부를 나타내는 예비지연클록 사이클수를 검출한다. 그리고, 예비지연클록 사이클이 소정값 이하일 경우에는, 지연동작이 장기화되는 것으로 예측되므로, 제어부가, 상기 지연량의 변화율이 높아지도록 상기 지연량을 설정함으로써, 지연동작을 조기에 종료시킬 수 있다. 이와 같이 해서 지연동작의 장기화를 억제함으로써, 시퀸스 전체의 실행기간의 장기화를 억제하는 것이 가능하게 되므로, 시퀸스를 소정의 실행기간 내에 완료시킬 수 있다.
본 발명의 반도체 기억장치의 제어방법은, 반도체 기억장치에 설치된 제어부가, 입력클록신호와 출력클록신호의 위상차로부터, 지연량을 설정하는 단계와, 상기 반도체 기억장치에 설치된 지연 라인부가, 상기 지연량이 설정될 때마다, 상기 지연량에 의거해서 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는, 지연동작을 행하는 단계와, 상기 반도체 기억장치에 설치된 검출부가, 상기 지연동작에 의해서 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하는 검출동작을 행하는 단계와, 상기 검출부가, 상기 지연동작이 행해지기 전에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 예비지연클록 사이클수로서 검출하는 예비검출동작을 행하는 단계와, 상기 제어부가, 상기 예비지연클록 사이클수가 소정값 이하일 경우에, 상기 지연동작에 있어서의 상기 지연량의 변화율이, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우의 상기 지연동작에 있어서의 상기 지연량의 변화율보다도 높아지도록, 상기 지연량을 설정하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제어회로 및 반도체 기억장치의 제어방법에 따르면, 지연동작의 장기화를 억제하고, DLL회로를 이용해서 내부클록신호의 지연의 조정을 행하는 시퀸스를 소정의 실행기간 내에 완료할 수 있다.
도 1은 본 발명의 실시형태에 따른 제어회로의 구성예를 나타내는 블록도이다.
도 2는 입력클록신호와 지연 시간의 관계를 나타내는 도면이다.
도 3은 본 시퀸스와 종래의 시퀸스의 각 상태를 나타내는 도면이다.
도 4는 N값 검출부의 구성예를 나타내는 도면이다.
도 5는 정규 모드(normal mode)의 록 동작 시의 제어회로 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 6은 퍼스트 모드(first mode)의 록 동작 시의 제어회로 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 7은 N값 검출부의 다른 구성예를 나타내는 도면이다.
도 8은 다른 구성예의 N값 검출부를 이용한 경우의 정규 모드의 록 동작 시의 제어회로 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 9는 다른 실시형태에 있어서의 제어회로 내의 dll_code의 추이를 나타내는 타임 차트이다.
이하, 본 발명의 실시형태에 따른 제어회로, 반도체 기억장치 및 반도체 기억장치의 제어방법에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것으로서, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, 제1 요소" 및 "제2 요소"라는 2개의 요소만 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.
도 1에, 본 발명의 실시형태에 따른 제어회로의 구성예를 나타낸다. 본 실시형태에 있어서, 제어회로는 DLL회로(10)와, N값 검출부(20)를 포함한다. 또, 본 실시형태에 있어서, 제어회로는, 예를 들면, DRAM 등의 반도체 기억장치에 설치되어 있다. 또한, 본 실시형태에 있어서, 반도체 기억장치는 레이턴시 카운터(30)를 포함한다.
또, 본 실시형태에서는, 설명을 간략화하기 위하여, DRAM 등의 반도체 기억장치에 설치되어 있는 주지의 구성(예를 들어, 코맨드 디코더, 메모리 셀 어레이, 입출력용의 인터페이스부 등)이 도시되어 있지 않다.
DLL회로(10)는 입력 버퍼(11)와, 위상 검출부(12)와, DLL 제어부(13)와, 지연 라인부(14)와, 레플리카부(15)와, 출력 버퍼(16)를 포함하고 있다.
입력 버퍼(11)는 입력 버퍼(11)에 입력되는 외부클록신호(CK)를 버퍼링해서 입력클록신호(clk)를 생성한다. 생성된 입력클록신호(clk)는 멀티플렉서(17)를 개재해서 지연 라인부(14)와, N값 검출부(20)와, 위상 검출부(12)에 송신된다. 자세한 내용은 후술하지만, 지연 라인부(14)는, 입력된 입력클록신호(clk)를 지연한 지연신호(출력클록신호)(dll_clk)를 생성하고, 출력 버퍼(16) 및 레플리카부(15)에 송신한다. 레플리카부(15)는 지연 라인부(14)에 의해서 생성된 지연신호(출력클록신호)(dll_clk)를 피드백 신호(fb_clk)로서 출력한다. 구체적으로 설명하면, 레플리카부(15)는, 입력된 지연신호(dll_clk)로부터 피드백 신호(fb_clk)를 생성하고, N값 검출부(20) 및 위상 검출부(12)에 출력한다.
위상 검출부(12)는 입력클록신호(clk)와 피드백 신호(fb_clk) 사이의 위상차를 검출한다. 위상 검출부(12)에는, 입력클록신호(clk)가 입력되는 동시에, 피드백 신호(fb_clk)가 입력된다. 위상 검출부(12)에서는, 입력클록신호(clk)에 대한 피드백 신호(fb_clk)의 위상의 진행 또는 지연을 나타내는 위상신호(up/down)가 생성되어, DLL 제어부(13)에 입력된다.
DLL 제어부(13)는 위상 검출부(12)에 의해서 검출된 위상차로부터 지연량을 결정한다. 구체적으로 설명하면, DLL 제어부(13)는, 위상 검출부(12)로부터의 위상신호(up/down)와 자세한 내용은 후술하는 N값 검출부(20)로부터의 예비N값신호(pre_n_value)에 의해, 록 동작(본 발명의 "지연동작"의 일례임)에 있어서의 지연량의 증가율(본 발명의 "변화율"의 일례임)을 설정하고, 설정한 증가율에 의거해서 지연량을 결정한다. 그리고, DLL 제어부(13)는, 록 동작(본 발명의 "지연동작"의 일례임)에 있어서의 지연량을 나타내는 신호로서, 복수의 비트로 구성된 제어신호(dll_code)를 생성하고, 출력한다. 이 출력된 제어신호(dll_code)는 지연 라인부(14)에 입력된다. 한편, DLL 제어부(13)는 본 발명의 "제어부"의 일례이다.
지연 라인부(14)는, DLL 제어부(13)에 의해서 지연량이 설정될 때마다, 지연량에 의거해서 입력클록신호(clk)를 지연시켜서 지연신호(dll_clk)(출력클록신호)를 생성하는, 록 동작을 행하는 가변지연부이다. 구체적으로 설명하면, 지연 라인부(14)는, 제어신호(dll_code)에 따라서 지연선을 활성화시킴으로써, 입력클록신호(clk)를 지연시켜서 지연신호(dll_clk)(출력클록신호)를 생성한다. 자세한 내용은 후술한다.
DLL 제어부(13)는, 도시되어 있지 않은 리셋 신호(록 동작의 시작 신호)가 소정의 회로(도시 생략) 등으로부터 DLL회로(10)에 입력되는 것에 의해서 DLL 리셋 상태가 되면, 제어신호(dll_reset_n)를 하이 레벨로 생성해서 N값 검출부(20)에 입력한다. 하이 레벨로 제어신호(dll_reset_n)가 입력되는 것에 의해, N값 검출부(20)는, 후술하는 예비N값 검출동작(본 발명의 "예비검출동작"의 일례임)을 실행한다.
또, DLL 제어부(13)는, 위상신호(up/down)의 위상차가 소정 범위에 수속된 경우에는, 록 동작이 종료된(즉, 입력클록신호(clk)와 (지연신호(출력클록신호)(dll_clk)에 대응하는) 피드백 신호(fb_clk)가 동기된) 것으로 판별하고, 입력클록신호(clk)와 (지연신호(출력클록신호)(dll_clk)에 대응하는) 피드백 신호(fb_clk)가 동기된 것을 나타내는 제어신호(dll_locked)를 하이 레벨로 해서 N값 검출부(20)에 입력한다. 하이 레벨로 제어신호(dll_locked)가 입력되는 것에 의해, N값 검출부(20)는 후술하는 N값 검출동작(본 발명의 "검출동작"의 일례임)을 실행한다.
N값 검출부(20)는 예비N값 검출동작 및 N값 검출동작을 행한다. 즉, N값 검출부(20)는, 예비N값 검출동작 시에는, 입력클록신호(clk)와 피드백 신호(fb_clk)로부터 예비N값을 검출하고, N값 검출동작 시에는, 입력클록신호(clk)와 피드백 신호(fb_clk)로부터 N값을 검출한다.
여기서, N값은, Tint(DLL회로에 있어서의 고유지연시간)+Tdll(DLL회로의 록 동작에 의한 록(지연)시간)=N×tCK로 표시되는 값이며, DLL회로(10)의 록 동작에 있어서의 입력클록신호로부터 출력클록신호까지의 지연클록 사이클수(따라서 정수임)를 의미한다.
구체적으로는, N값 검출부(20)는, 록 동작이 종료된 것을 나타내는 어서트(assert)(하이 레벨)된 제어신호(dll_locked)가 입력되면, N값 검출동작으로서, 입력클록신호(clk)로부터 피드백 신호(fb_clk)까지의 지연클록 사이클수를 N값으로서 검출하고, 검출된 N값을 나타내는 N값신호(n_value)를 레이턴시 카운터(30)에 입력한다. 또, 본 실시형태에서는, DLL회로(10)에 리셋 신호가 입력되고 나서, N값 검출동작이 종료될 때까지의 제어를 "본 시퀸스"로 하고 있다.
또한, N값 검출부(20)는, 리셋 신호가 DLL회로에 입력된 것을 나타내는 제어신호(dll_reset_n)가 하이 레벨로 입력되면, 예비N값 검출동작으로서, 입력클록신호(clk)로부터 피드백 신호(fb_clk)까지의 지연클록 사이클수를 예비N값(본 발명의 "예비지연클록 사이클수"의 일례임)으로서 검출하고, 검출된 예비N값을 나타내는 예비N값신호(pre_n_value)를 DLL 제어부(13)에 입력한다. 즉, 예비N값 검출동작이란, 록 동작 전, 즉, 실제로는 지연 시간이 발생하고 있지 않은 상태(록시간(Tdll)이 0인 상태)에서, 임시 N값을 검출하는 동작을 의미한다.
N값과 예비N값은, 실제의 록시간(Tdll)이 짧을 경우에는 일치할 경우도 있지만, 통상 그 값은 "1" 정도 다르다. 그래서, 예비N값이 소정값(본 실시형태에서는 1) 이하일 경우에는, 록시간인 Tdll이 장기화된다고 여겨지므로, 본 실시형태에서는, 록 동작 전에 이 예비N값을 검출함으로써, 록시간(Tdll)이 장기화될 것인지의 여부를 예측하고 있다. 그리고, DLL회로(10)는, 록시간(Tdll)이 장기화된다고 예측될 경우에는, 통상의 록 동작(정규 모드)의 실행 시간보다도 단시간에 록 동작이 종료되는 퍼스트 모드에서 록 동작을 행한다.
이 점을 상세히 설명하면, 도 2(1)에 나타낸 바와 같이, 클록시간(tCK)이 고유지연시간(Tint)보다도 짧을 경우에는, 록시간(Tdll)이 장기화되지 않으므로, 도 3(1)에 나타낸 바와 같이 본 시퀸스 전체에 걸리는 시간이 소정 기간(tDLLK, 예를 들면 512 클록 사이클)을 초과할 우려가 없다. 그러나, 도 2(2)에 나타낸 바와 같이, 클록시간(tCK)이 고유지연시간(Tint)보다도 충분히 크게 록시간(Tdll)이 장기화되어 버리면, 종래 기술에서는, 도 3(2)에 나타낸 바와 같이, 본 시퀸스 전체에 걸리는 시간이 상기 소정 기간(tDLLK)을 초과해 버릴 우려가 있었다.
그러나, 본 실시형태에서는, 록 동작이 행해지기 전에 예비N값 검출동작을 행해서 예비N값을 검출(N값을 예측)하고, 예비N값이 1이하일 경우에는 록 동작이 장기화될 우려가 있는 것으로 해서 록 동작을 단축화함으로써, 본 시퀸스 전체의 장기화를 억제한다. 즉, 도 2(2)에 나타낸 바와 같을 경우에는, 예비N값이 1 이하이고, 통상대로의 지연량의 증가율로 록 동작을 행하면(정규 모드의 록 동작을 하면) 록 동작이 장기화될 가능성이 있다. 그래서, 본 실시형태에서는, DLL회로(10)는, 지연량의 증가율을 정규 모드보다 높게 함으로써, 도 3(2)에 나타낸 종래의 경우와 비교해서 록 동작을 단기간에 종료시키는 퍼스트 모드에서 록 동작을 행한다. 이것에 의해, 도 3(4)에 나타낸 바와 같이, 소정 기간(tDLLK) 내에 시퀸스를 종료할 수 있다.
또, 도 2(1)에 나타낸 바와 같이, 예비N값이 1보다도 클 경우에는, 록시간이 장기화될 가능성이 낮다고 여겨지므로, DLL회로(10)는, 도 3(3)에 나타낸 바와 같이, 지연량의 증가율이 낮은 통상의 정규 모드에서 록 동작을 행한다. 이 경우, 예비N값 검출동작은 록 동작보다도 단시간에 종료되므로, 예비N값 검출동작을 행했다고 해도, 시퀸스 전체의 시간이 소정 기간(tDLLK)을 초과하는 것을 억제하는 것이 가능하다. 또, N값 검출부(20)는 본 발명의 "검출부"의 일례이다.
이하, N값 검출부(20)의 구성에 대해서 도 4도 참조해서 상세히 설명한다.
N값 검출부(20)는, n_clk 신호 생성부(21)(본 발명의 "신호 생성부"의 일례임)와, N값 카운트부(22)(본 발명의 "카운트부"의 일례임)를 포함한다. n_clk 신호 생성부(21)는, 제1 내지 제3 원-샷 회로(211 내지 213)와, NOR 회로(214)와, 플립-플롭 회로(215)와, 제1 래치회로(소정 기간)와, 제1 AND 회로(217)를 포함한다. N값 카운트부(22)는, 2개의 D-플립-플롭(D-FF) 회로(221, 222)(본 발명의 "제2 래치회로" 및 "제3 래치회로"의 일례임)와, 제2 AND 회로(223)와, 래치회로(224)(본 발명의 "제4 래치회로"의 일례임)와, 제3 AND 회로(225)와, 4비트 카운터(226)(본 발명의 "카운터"의 일례임)를 포함한다.
n_clk 신호 생성부(21)는, 예비N값 또는 N값의 검출동작 시에, 입력클록신호(clk)에 대응하는 신호(n_clk)를 생성한다. n_clk 신호 생성부(21)에서는, 제어신호(dll_locked)(본 발명의 "입력클록신호와 출력클록신호가 동기된 것을 나타내는 신호"의 일례임)가 제1 원-샷 회로(211)에 입력되고, 또한, 제어신호(dll_reset_n)(본 발명의 "예비검출동작 또는 검출동작을 시작하기 위한 신호"의 일례임)가 제2 원-샷 회로(212)에 입력되고, 이들이 NOR 회로(214)에 입력된다. 그리고, 이 NOR 회로(214)로부터 출력된 신호와, 후술하는 신호(n_end)가 제3 원-샷 회로(213)를 거쳐서 출력된 신호가, 플립-플롭 회로(215)에 입력되어서 제어신호(n_enable)(본 발명의 "상기 예비검출동작 또는 상기 검출동작을 가능하게 하기 위한 신호"의 일례임)가 생성된다. 제어신호(n_enable)가 하이 레벨일 경우에는, 예비N값 또는 N값의 검출동작이 가능한 것을 의미한다. 이 생성된 제어신호(n_enable)가 제1 래치회로(216)에 입력되고, 또한, 입력클록신호(clk)가 클록신호로서 제1 래치회로(216)에 입력된다. 또한, 제1 래치회로(216)로부터 출력된 신호가 입력클록신호(clk)와 함께 제1 AND 회로(217)에 입력되어서, 제1 AND 회로(217)로부터 신호(n_clk)가 출력된다.
N값 카운트부(22)는, 예비N값 또는 N값의 검출동작 시에, 입력클록신호(clk)가 입력되고 나서 피드백 신호(fb_clk)가 생성될 때까지의 입력클록신호(clk)의 클록 사이클수를 카운트함으로써, 예비N값 또는 N값을 검출한다. N값 카운트부(22)에서는, 신호(n_clk)와 제어신호(n_enable)가 제1 D-FF(221)에 입력되어, 신호(n_start)가 생성된다. 또한, 지연신호(dll_clk)에 대응한 피드백 신호(fb_clk)와 제어신호(n_enable)가 제2 D-FF(222)에 입력되어, 신호(n_end)(본 발명의 "예비검출동작 또는 검출동작을 종료하기 위한 신호"의 일례임)가 생성된다. 그리고, 신호(n_start)와 신호(n_end)가 제2 AND 회로(223)에 입력되어, 신호(n_detection)가 생성된다. 래치회로(224)에는, 신호(n_detection)가 입력되고, 신호(n_clk)가 클록신호로서 입력된다. 이 래치회로(224)로부터의 출력과, 신호(n_clk)가 제3 AND 회로(225)에 입력되고, 제3 AND 회로(225)는 예비N값 또는 N값의 카운트용 신호인 신호(count_clk)(본 발명의 "지연클록 사이클수의 카운트용 신호"의 일례임)를 출력한다. 신호(count_clk)는 4비트 카운터(226)에 입력된다.
4비트 카운터(226)는, 입력된 신호(count_clk)의 펄스를 카운트해서 예비N값 또는 N값을 검출하고, 검출한 예비N값 또는 N값을 나타내는 N값신호(n_value)를 출력한다. 출력된 N값신호(n_value)는, 레이턴시 카운터(30)에 입력되는 동시에, 예비N값신호(pre_n_value)로서 DLL 제어부(13)에 입력된다. 한편, 4비트 카운터(226)는, 제어신호(dll_reset_n) 또는 제어신호(dll_locked)가 하이 레벨로 입력되면 값이 초기값(예를 들면 0)으로 리셋되어서, 새롭게 카운트를 시작하도록 구성되어도 된다.
이와 같이 해서, N값 카운트부(22)는, 제어신호(dll_reset_n) 또는 제어신호(dll_locked)가 하이 레벨인 경우에, 입력클록신호(clk)에 대응하는 신호(n_clk)가 입력되고 나서, 지연신호(출력클록신호)(dll_clk)에 대응하는 피드백 신호(fb_clk)가 입력될 때까지의 사이의 신호(count_clk)의 클록 사이클수(펄스수)를 지연클록 사이클수로서 카운트함으로써, 예비N값 또는 N값의 검출동작을 행한다.
도 1로 돌아가, DLL 제어부(13)와 지연 라인부(14)에 대해서 상세히 설명한다. 제어신호(n_enable)가 하이 레벨로 멀티플렉서(17)에 입력되어 있을 경우 (즉, 예비N값 검출동작 또는 N값 검출동작이 행해질 경우), 지연 라인부(14)에는 신호(n_clk)가 입력되고, 그 이외의 경우에는 입력클록신호(clk)가 지연 라인부(14)에 입력된다. 지연 라인부(14)는, 입력클록신호(clk)에 대하여, DLL 제어부(13)로부터의 제어신호(dll_code)에 따른 지연을 실행해서, 지연신호(dll_clk)를 생성한다.
본 실시형태에서는, DLL 제어부(13)는, N값 검출부(20)로부터 입력된 예비N값신호(pre_n_value)의 값에 따라서, 록 동작 시의 지연량의 증가율을 설정하고, 설정한 증가율에 의거해서 지연량을 결정한다. 그리고, DLL 제어부(13)는 지연 라인부(14)를 제어하는 제어신호(dll_code)를 생성한다. 구체적으로는, DLL 제어부(13)는, 예비N값 검출동작에 있어서 예비N값이 1보다 클 경우, 정규 모드의 록 동작을 실행하므로, 증가율이 낮은 상태에서 결정된 지연량에 의해서 지연 라인부(14)를 제어하는 제어신호(dll_code)를 생성한다. 한편, DLL 제어부(13)는, 예비N값 검출동작에 있어서 예비N값이 1 이하일 경우, 퍼스트 모드의 록 동작을 실행하기 위하여, 증가율이 높은 상태에서 결정된 지연량에 의해 지연 라인부(14)를 제어하는 제어신호(dll_code)를 생성한다.
여기서, 지연량의 증가율이란, 본 실시형태에서는, 지연 라인부(14)의 1개 이상의 지연선 중 활성화되는 지연선의 수가, 제어신호(dll_code)가 입력될 때마다 증가하는 비율을 의미하고 있다. 예를 들면, 제어신호(dll_code)가 최초로 입력되는 것에 의해서 지연선이 1개 활성화된 상태로부터, 다음 제어신호(dll_code)가 입력되는 것에 의해서 지연선이 2개 활성화된 상태가 된 경우에는, 증가율은 "1"이다. 이것에 대해서, 제어신호(dll_code)가 최초로 입력되는 것에 의해서 지연선이 1개 활성화된 상태로부터, 다음 제어신호(dll_code)가 입력되는 것에 의해서 지연선이 3개 활성화된 상태가 된 경우에는, 증가율은 "2"이 된다. 또, 증가율이란, 본 실시형태와 같이, 제어신호(dll_code)가 입력되었을 때에 활성화된 상태의 지연선의 수가, 1개 전에 제어신호(dll_code)가 입력되었을 때로부터 몇개 증가할지를 나타내는 것에 한정되지 않고, 소정 시간 주기마다 지연량이 증가하는 비율을 나타내고 있으면 된다.
지연 라인부(14)는, 제어신호(dll_code) 중의 하이 레벨을 나타내는 비트수가 많을(활성화시키는 지연선이 많을)수록, 입력클록신호(clk)에 대한 지연신호(dll_clk)의 지연 시간을 길게 한다. 퍼스트 모드의 경우, 제어신호(dll_code) 중의 하이 레벨을 나타내는 비트수가 높은 증가율로 증가함으로써, 지연 라인부(14)에 있어서 활성화되는 지연선의 수가 단시간에 증가한다. 따라서, 지연신호의 지연이 조기에 달성되어, 록시간(Tdll)이 단축화된다. 이와 같이 해서, 지연 라인부(14)는, 제어신호(dll_code)를 따라서 입력클록신호(clk)를 지연시켜서 지연신호(dll_clk)를 생성해서, 전술한 바와 같이 출력 버퍼(16)와 레플리카부(15)에 출력한다.
레이턴시 카운터(30)는, DLL회로(10)에 의해서 생성된 내부클록에 동기해서 레이턴시의 카운트를 행한다. 또한, 레이턴시 카운터(30)는, 소정 기간(tDLLK)이 경과한 후에, N값 검출부(20)로 검출된 N값을 나타내는 N값신호(n_value)를 이용해서, 레이턴시의 카운트를 실행한다. 예를 들면, CAS(Column Address Strobe) 레이턴시의 경우, 설정된 레이턴시는, 커맨드(예를 들어, 리드(read) 커맨드)가 반도체 기억장치(여기서는, DRAM)에 입력되고 나서 데이터(예를 들어, 판독 데이터)가 반도체 기억장치로부터 출력될 때까지의 기간을 나타내는 클록 사이클수이다. 이 경우, 레이턴시 카운터(30)는, DLL회로(10)에 리셋 신호가 입력되면, 예를 들면 모드 레지스터(도시 생략)에 설정된 CAS레이턴시의 값으로부터, N값분을 차감한 분만 카운트한다. 구체예를 제시하면, 레이턴시 카운터(30)는, 예를 들면, CAS레이턴시의 값이 10이고, N값이 5일 경우에는, 감산 결과가 되는 5클록 사이클 분만 카운트한다.
본 실시형태의 제어회로에 의한 제어를, 도 5에 나타낸 타이밍 차트도 포함시켜서 설명한다. 우선, DLL회로(10)가 정규 모드의 록 동작을 행할 경우의 제어를 설명한다.
타이밍 t1에서, 도시되어 있지 않은 리셋 신호가 입력되어서 DLL 리셋 상태가 되면, 타이밍 t2에 있어서, DLL 제어부(13)가 제어신호(dll_reset_n)를 하이 레벨로 N값 검출부(20)에 입력한다. 이것에 의해, N값 검출부(20)는 예비N값 검출동작을 개시한다.
우선, n_clk 신호 생성부(21)의 제1 원-샷 회로(211)에 제어신호(dll_locked)가 로 레벨로 입력되고, 제2 원-샷 회로(212)에, 제어신호(dll_reset_n)가 하이 레벨로 입력되고, 출력 신호가 NOR 회로(214)에 입력되어서, 플립-플롭 회로(215)에 입력된다. 또, 신호(n_end)가 로 레벨로 제3 원-샷 회로(213)에 입력되어서, 그 출력 신호도 플립-플롭 회로(215)에 입력된다. 플립-플롭 회로(215)로부터 출력되는 제어신호(n_enable)는 하이 레벨로 생성된다. 이 하이 레벨로 생성된 제어신호(n_enable)와 입력클록신호(clk)가 제1 래치회로(216)에 입력되고, 생성된 신호가, 입력클록신호(clk)와 함께 제1 AND 회로(217)에 입력되어서, 예비N값 검출동작 중 또는 N값 검출동작 중에만 생성되는 클록신호인 신호(n_clk)가 생성된다.
N값 카운트부(22)에서는, 제어신호(n_enable)가 하이 레벨로 제1 D-FF(221)에 입력되어 있을 경우, 신호(n_clk)의 입력에 응해서 신호(n_start)가 하이 레벨로 생성된다. 다른 한편, 피드백 된 클록신호인 피드백 신호(fb_clk)가 로 레벨로 제2 D-FF(222)에 입력되어 있을 경우, 신호(n_end)가 로 레벨로 생성된다. 그리고, 하이 레벨인 신호(n_start)와, 로 레벨인 신호(n_end)가 제2 AND 회로(223)에 입력되고, 신호(n_detection)가 하이 레벨로 생성된다. 래치회로(224)에는, 이 신호(n_detection)와 신호(n-clk)가 입력되고, 이 래치회로(224)로부터의 출력과, 신호(n_clk)가 제3 AND 회로(225)에 입력된다. 이것에 의해, 예비N값 또는 N값 카운트용 신호인 신호(count_clk)가 출력된다. 신호(count_clk)는 4비트 카운터(226)에 입력된다.
4비트 카운터(226)에서는, 신호(count_clk)의 펄스가 입력될 때마다, N값신호(n_value)의 값을 증분시켜 N값신호(n_value)를 출력한다. 이와 같이, 신호(n_clk)에 따라서 N값신호(n_value)의 값이 카운트 업된다. 생성된 N값신호(n_value)는, 레이턴시 카운터(30)에 입력되는 동시에, 예비N값신호(pre_n_value)로서 DLL 제어부(13)에 입력된다. N값 카운트부(22)에서는, 타이밍 t3까지 신호(n_clk)에 따라서 N값신호(n_value)의 값이 카운트 업된다. 또, 도 5에 나타낸 예에서는, 예비N값을 나타내는 N값신호(n_value)가 값 "3"까지 카운트 업되었을 경우를 일례로서 나타내고 있다.
이와 같이 해서, N값 검출부(20)는, 예비N값 검출동작에 있어서 검출된 예비지연클록 사이클수(예비N값)를, 그대로 예비지연클록 사이클수(예비N값)로서 검출할 수 있다.
타이밍 t3에서, N값 카운트부(22)의 제2 D-FF(222)에 피드백 신호(fb_clk)가 입력되면, 신호(n_end)가 하이 레벨로 생성된다. 또, 이 신호(n_end)가 하이 레벨이 되는 것에 의해, n_clk 신호 생성부(21)에서는, 제어신호(n_enable)가 로 레벨로 생성되고, 예비N값 검출동작이 종료된다. 또한, n_clk 신호 생성부(21)에서는, 신호(n_clk)도 로 레벨로 생성된다. 또, N값 카운트부(22)에서는, 신호(n_end)가 하이 레벨이 되는 것에 의해, 신호(n_detection) 및 신호(count_clk)도 로 레벨이 된다. 이것에 의해, 예비N값 검출동작이 종료된다.
이 타이밍 t3부터, DLL록 동작이 개시되고, DLL회로(10)는 DLL록 상태로 이행한다. 위상 검출부(12)는, 입력된 입력클록신호(clk)와 피드백 신호(fb_clk)로부터 위상검출을 행하고, 위상신호(up/down)를 DLL 제어부(13)에 송신한다. 다른 한편, 제어신호(n_enable)가 로 레벨로 생성됨으로써, 멀티플렉서(17)에서는 입력클록신호(clk)가 선택된다.
DLL 제어부(13)는, 위상신호(up/down)와 예비N값신호(pre_n_value)에 의거해서 지연량의 증가율을 설정하고, 설정한 증가율에 의거해서 지연량을 결정한다. 여기서, 전술한 바와 같이 예비N값신호(pre_n_value)가 3이었기 때문에, DLL 제어부(13)는, 정규 모드에 의한 록 동작을 행한다. 또한, 여기에서는, 정규 모드에 의한 DLL록 동작이 행해질 때에 지연 라인부(14)에 있어서 활성화되는 지연선의 증가율이 1인 경우를 일례로서 설명한다. 이 경우, DLL 제어부(13)는, 증가율에 의거해서 결정된 지연량을 나타내는 제어신호(dll_code)를 생성한다. 이것에 의해, 지연 라인부(14)는, 제어신호(dll_code)가 입력될 때마다, 활성화되는 지연선의 수가 (도 5에 나타낸 예에서는 "4"로부터 "10"까지) "1"씩 증가하도록 제어되고, 이것에 따라서 지연된 지연신호(dll_clk)가 생성된다. 생성된 지연신호(dll_clk)는, 레플리카부(15)를 개재해서 위상 검출부(12)에 다시 입력되어서 피드백이 행하여진다.
타이밍 t4에 있어서, 위상신호(up/down)의 위상차가 소정 범위에 수속되어 지연이 해소된다. 이것에 의해, 타이밍 t4에서는, DLL 제어부(13)가 제어신호(dll_locked)를 하이 레벨로서 N값 검출부(20)에 입력한다. 이것에 의해, 타이밍 t4로부터 N값 검출동작이 시작된다.
N값 검출동작이 개시되면, n_clk 신호 생성부(21)의 제1 원-샷 회로에 제어신호(dll_locked)가 하이 레벨로 입력되고, 제2 원-샷 회로에 제어신호(dll_reset_n)가 로 레벨로 입력되고, 출력 신호가 NOR 회로(214)에 입력되어서, 플립-플롭 회로(215)에 입력된다. 이 점 이외에는, 모두 예비N값 검출동작과 동일하므로, 상세는 생략한다. 그리고, N값 카운트부(22)에서는, 타이밍 t5까지 신호(n_clk)를 따라서 N값신호(n_value)의 값이 카운트 업되어서 출력된다. 또, 도 5에 나타낸 예에서는, N값이 값 "4"까지 카운트 업되어 있다. N값 검출부(20)는 생성된 N값신호(n_value)를 레이턴시 카운터(30)에 입력한다.
또, 도 5에 나타낸 예에서는, N값 검출동작에 있어서, N값이 값 "4"까지 카운트 업되어 있을 경우(즉, 예비N값 검출동작에 있어서 검출된 예비지연클록 사이클수(예비N값)를 1클록분 증가한 값이 지연클록 사이클수(N값)로서 검출되었을 경우)를 일례로서 설명했지만, N값 검출동작에 있어서 검출된 N값은, 예비N값 검출동작에 있어서 검출된 예비N값과 같은 값이 될 경우도 고려된다. 이와 같이 해서, N값 검출부(20)는, 예비N값 검출동작에 있어서 검출된 예비지연클록 사이클수(예비N값), 또는 예비지연클록 사이클수(예비N값)를 1클록분 증가시킨 값을, 지연클록 사이클수(N값)로서 검출할 수 있다.
또, 4비트 카운터(226)는, 타이밍 t4 내지 t5까지의 사이, N값신호(n_value)를 레이턴시 카운터(30)에 상시 출력해도 되고, 타이밍 t5에 있어서 N값 검출 상태가 종료된 시점에서 N값신호(n_value)를 레이턴시 카운터(30)에 출력해도 된다. 레이턴시 카운터(30)는, 소정 기간(tDLLK)이 경과한 후에, N값신호(n_value)를 이용해서 레이턴시의 카운트를 실행하므로, 소정 기간(tDLLK)이 경과할 때까지 N값 검출부(20)로부터 정확한 N값이 입력되어 있으면, 레이턴시의 카운트를 적절하게 실행할 수 있다.
그 다음에, DLL회로(10)의 퍼스트 모드 시의 록 동작을, 도 6을 참조해서 설명한다. 또, 도 5에 나타낸 정규 모드 시의 록 동작과 동일한 점에 대해서는 설명을 생략한다. 우선, 타이밍 t11에서, DLL 리셋 상태가 되고, 타이밍 t12에 있어서, N값 검출부(20)는, 예비N값 검출동작을 개시한 바, 타이밍 t13에 있어서, 검출된 N값신호(n_value)가 "1"을 나타내서 예비N값 검출동작이 종료된다. "1"을 나타내는 N값신호(n_value)는, 예비N값신호(pre_n_value)로서 DLL 제어부(13)에 입력된다.
이 타이밍 t13으로부터, DLL록 동작이 개시되어, DLL록 상태로 이행한다. 여기서, DLL 제어부(13)는, "1"을 나타내는 예비N값신호(pre_n_value)가 입력되어 있는 것에 의해서, 퍼스트 록 동작을 행한다. 즉, DLL 제어부(13)는, 지연량의 증가율을 정규 모드의 경우보다도 높아지도록 설정한 제어신호(dll_code)를 지연 라인부(14)에 송신한다. 본 실시형태에서는, 정규 모드의 DLL록 동작이 행해질 때의 증가율이 "1"인 것에 대해서, 퍼스트 록 동작이 행해질 때의 증가율이 "4"로 설정되어 있을 경우를 일례로서 설명한다. 이러한 설정에 의거해서 결정된 지연량을 나타내는 제어신호(dll_code)가 지연 라인부(14)에 입력되는 것에 의해, 지연 라인부(14)는, 제어신호(dll_code)가 입력될 때마다, 활성화되는 지연선의 수가 (도 6에 나타낸 예에서는 "4"로부터 "32"까지) "4"씩 증가하도록 제어된다. 여기서, 정규 모드에서는, 활성화되는 지연선이 "4"로부터 "32"까지 증가하므로, 제어신호(dll_code)가 28회 입력될 필요가 있지만, 본 실시형태의 퍼스트 모드에서는, 제어신호(dll_code)가 7회 입력되는 것에 의해서 록 동작이 종료된다.
그 후, 타이밍 t14에 있어서, N값 검출부(20)는, N값 검출동작을 행하여, N값으로서 "1"을 검출한다. 그리고, 타이밍 t15에 있어서, N값 검출부(20)는, 검출한 N값을 레이턴시 카운터(30)에 입력한다.
이와 같이, 본 실시형태에서는, 예비N값이 1이하일 경우에는, 록 동작이 퍼스트 모드가 되고, 정규 모드에 비해서 록 동작의 실행 시간이 단축된다. 이와 같이 해서 록 동작의 장기화를 억제함으로써, 시퀸스 전체의 실행기간의 장기화를 억제하는 것이 가능하게 되므로, 시퀸스를 소정 기간(tDLLK) 내에 완료시킬 수 있다. 이것에 의해, DLL회로(10)는, 본 시퀸스 후에 DLL제어로 즉시 복귀하는 것이 가능하다.
(변형예)
도 7에, N값 검출부(50)의 변형예를 나타낸다. N값 검출부(50)에 있어서, 도 4에 나타낸 N값 검출부(20)와 같은 구성 요소에 대해서는, 같은 부호를 붙이고 있다. 도 4에 나타낸 N값 검출부(20)에서는, 4비트 카운터(226)에서 생성된 N값신호(n_value)가, 레이턴시 카운터(30)에 그대로 입력되는 동시에, 예비N값신호(pre_n_value)로서 DLL 제어부(13)에 입력되고 있었다. 이것에 대해서, 도 7에 나타낸 N값 검출부(50)는, 4비트 카운터(226)에서 생성된 N값신호(n_value)가 레이턴시 카운터(30)에 그대로 입력되지만, 예비N값신호(pre_n_value)가 가산기(227)를 개재해서 DLL 제어부(13)에 입력되도록 구성되어 있는 점에서 상이하다.
전술한 바와 같이, 록시간(Tdll)이 짧을 경우에는 N값 및 예비N값이 일치할 것도 있지만, 예비N값은, 록 동작 전에 검출되어 있으므로, N값보다 1 적은 경우도 있다. 그래서, 본 변형예에서는, 가산기(227)를 이용해서 예비N값을 "1"만 가산함으로써, 예비N값신호(pre_n_value)와 N값신호(n_value)가 같은 값을 나타내도록 구성되어 있다. 즉, 본 변형예에 있어서, N값 검출부(50)는, 예비N값 검출동작에 있어서 검출된 예비지연클록 사이클수(여기서는, N값신호(n_value)의 값)를 1클록분 증가시킨 값을, 예비N값(예비지연클록 사이클수)으로서 검출하도록 구성되어 있다.
이 경우, 도 8에 나타낸 타이밍 차트와 같이, 예비N값 검출동작에 있어서, 예비N값으로서 검출된 값은 "4"이다. 그리고, N값 검출동작에 있어서 N값으로서 검출된 값도 "4"이다. 따라서, 예비N값신호(pre_n_value)와 N값신호(n_value)가 같은 값을 나타낼 수 있다. 또, 예비N값에 대해서는, 소정의 값(본 변형예에서는, 1)을 가산기(227)에 의해 가산했지만, 가산 방법에 대해서는 한정되지 않는다.
또한, 전술한 실시형태에서는, 제어회로는, 퍼스트 모드일 경우에 지연량의 증가율을 향상시키도록 구성되어 있지만, 제어회로는, 퍼스트 모드일 경우에 지연량의 감소율을 향상시키도록 구성되어도 된다. 즉, DLL 제어부(13)는, 예비지연클록 사이클수가 소정값(예를 들면 1) 이하일 경우에, 록 동작에 있어서의 지연량의 감소율이, 예비지연클록 사이클수가 소정값보다 클 경우의 록 동작에 있어서의 지연량의 감소율보다도 높아지도록, 지연량을 설정해도 된다. 예를 들면, 전술한 실시형태에서는, DLL 제어부(13)는, 지연선의 수를 "4"로부터 서서히 증가시켜 지연시키도록 제어신호(dll_code)를 구성했지만, 지연선의 수를 "32"로부터 서서히 감소시켜 지연시키는 것도 가능하다. 이 경우에 있어서도, 예를 들어, 정규 모드에서는, 제어신호(dll_code)가 입력될 때마다, 활성화된 지연선이 "1"개씩 감소되지만, 퍼스트 모드에서는, 제어신호(dll_code)가 입력될 때마다, 활성화된 지연선이 "4"개씩 감소되는 등과 같이, 정규 모드보다도 지연량의 감소율을 높이는 것에 의해, 조기에 지연동작을 완료하도록 구성되어도 된다.
또한, DLL 제어부(13)는, 퍼스트 모드에서 록 동작을 행할 때에, 최초(록 동작 직후)에 설정하는 지연량(활성화되는 지연선의 개수)을, 정규 모드의 경우보다도 많이 설정해도 된다. 예를 들면, 전술한 실시형태에서는, 록 동작에 있어서 최초로 활성화되는 지연선의 개수는 "4"이지만, 도 9(1)에 나타낸 바와 같이, DLL 제어부(13)는, 퍼스트 모드에서 록 동작을 실행할 경우에, 활성화되는 지연선의 개수를 "8"로부터 시작해도 된다. 이와 같이 설정함으로써, 록 동작을 보다 빠르게 실행하는 루우 것이 가능하게 된다.
또, N값 검출부(20)는, 예비N값 검출동작에 있어서 예비N값이 소정값(예를 들면 1) 이하일 경우에, 록 동작 후의 N값 검출동작을 행하지 않아도 된다. 여기서, 정확한 N값을 검출하기 위해서는, 전술한 실시형태와 같이, 록 동작 후에 N값 검출동작을 행하는 것이 바람직하지만, 예비N값이 소정값 이하인 경우(즉, 록 동작이 장기화된다고 예상될 경우)에는 N값이 "1"이 되는 것으로 여겨지므로, 이 경우에는 록 동작 후의 N값 검출동작을 생략함으로써, 본 시퀸스의 실행기간을 더욱 단축하는 것이 가능하다.
또한, 전술한 실시형태에서는, 예비N값이 1일 경우를 일례로서 설명했지만, 예비N값의 값은, 1 이외의 임의의 값으로 설정되어도 된다.
또, DLL 제어부(13)는, 소정값으로서 복수의 값을 갖고, 소정값으로서의 복수의 값의 각각에 대응해서 변화율이 설정되어 있어도 된다. 이 경우, 변화율은, 복수의 값 중 대응하는 값이 작을수록 높아지도록 설정되어도 된다. 예를 들면, 소정값으로서 "1" 및 "2"가 설정되어 있을 경우에, DLL 제어부(13)는, 예비N값이 1이하일 경우에, 증가율이 "4"인 제1 퍼스트 모드를 실행하고, 예비N값이 2일 경우에, 증가율이 "2"인 제2 퍼스트 모드를 실행하는 등과 같이, 소정값마다 증가율이 다른 퍼스트 모드를 실행해도 된다. 이와 같이 해서, 복수의 변화율 중 예비N값에 따라서 선택된 변화율을 이용해서 록 동작을 실행하는 것이 가능하게 된다.
또한, 전술한 실시형태에서는, 퍼스트 모드에서의 록 동작 중에 있어서의 지연량의 변화율을 일정하게 한 경우를 일례로서 설명했지만, 이것으로 한정되지 않고, 록 동작 중에 변화율이 변경되도록 DLL 제어부(13)를 구성해도 된다. 예를 들면, DLL 제어부(13)는, 퍼스트 모드에 있어서, 지연량의 증가율을 도중에 변경해도 된다. 이 경우, 도 9(2)에 나타낸 바와 같이, 록 동작의 시작 시점에 있어서, 지연량의 증가율을 "4"로 설정하고, 소정의 타이밍(예를 들어, 입력클록신호와 피드백 신호의 위상차가 소정값 이하가 된 타이밍 등) 이후에 증가율을 "2"로 변경해도 된다. 이와 같이 해서, 증가율(변화율)을 동적으로 변경함으로써, 록 동작을 조기에 그리고 확실히 종료시키는 것이 가능하게 된다.
또한, 본 실시형태에서는, 예비N값의 값이 1이하일 경우의 지연량의 증가율이 "4"일 경우를 일례로서 설명했지만, 이것으로 한정되지 않고, 지연량의 변화율은, 임의로 설정되어도 된다. 예를 들면, 예비N값의 값이 1이하일 경우의 증가율(변화율)은, 예비N값의 값이 1보다 클 경우의 증가율의 적어도 2배(예를 들어, 2배나 4배 등)이어도 된다. 이것에 의해, 록 동작을 보다 조기에 종료시키는 것이 가능하게 된다.
또, 전술한 실시형태에서는, 제어회로를 포함하는 반도체 기억장치가 DRAM일 경우를 일례로서 설명했지만, 본 발명은, 이 경우로 한정되지 않는다. 예를 들면, 반도체 기억장치는, SRAM(Static Random Access Memory)이나, 플래시 메모리나, 다른 반도체 기억장치이어도 된다.
이상 설명한 실시형태 및 변형예는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것으로, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기 실시형태 및 변형예에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
전술한 실시형태에 있어서의 DLL회로(10)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다. 또한, N값 검출부(20, 50)의 구성으로서 도 4 및 도 7을 나타냈지만, 이들 구성도 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
10…DLL회로 11…입력 버퍼
12…위상 검출부 13…DLL 제어부
14…지연 라인부 15…레플리카부
16…출력 버퍼 17…멀티플렉서
20,50…N값 검출부 21…n_clk 신호 생성부
22…N값 카운트부 30…레이턴시 카운터
clk…입력클록신호 dll_locked…제어신호
fb_clk…피드백 신호 n_enable…제어신호
n_value…N값신호 pre_n_value…예비N값신호
up/down…위상신호

Claims (15)

  1. 입력클록신호와 출력클록신호의 위상차로부터, 지연량을 설정하는 제어부;
    상기 지연량이 설정될 때마다, 상기 지연량에 의거해서 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는, 지연동작을 행하는 지연 라인부; 및
    상기 지연동작에 의해서 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하는 검출동작을 행하는 검출부
    를 포함하는 제어회로로서,
    상기 검출부는, 상기 지연동작이 행해지기 전에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 예비지연클록 사이클수로서 검출하는 예비검출동작을 행하고,
    상기 제어부는, 상기 예비지연클록 사이클수가 소정값 이하일 경우에, 상기 지연동작에 있어서의 상기 지연량의 변화율이, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우의 상기 지연동작에 있어서의 상기 지연량의 변화율보다도 높아지도록, 상기 지연량을 설정하는 것을 특징으로 하는 제어회로.
  2. 제1항에 있어서,
    상기 제어부는, 상기 예비지연클록 사이클수가 소정값 이하일 경우에, 상기 지연동작에 있어서의 상기 지연량의 증가율이, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우의 상기 지연동작에 있어서의 상기 지연량의 증가율보다도 높아지도록, 상기 지연량을 설정하는 것을 특징으로 하는 제어회로.
  3. 제1항에 있어서,
    상기 제어부는, 복수의 값의 각각을 상기 소정값으로서 설정하고,
    상기 변화율은, 상기 복수의 값의 각각에 대응해서 설정되는 것을 특징으로 하는 제어회로.
  4. 제3항에 있어서,
    상기 변화율은, 상기 복수의 값 중 대응하는 값이 작을수록 높아지도록 설정되어 있는 것을 특징으로 하는 제어회로.
  5. 제1항에 있어서,
    상기 검출부는, 상기 예비지연클록 사이클수가 상기 소정값 이하일 경우에, 상기 지연동작 후의 상기 지연클록 사이클수의 검출동작을 행하지 않는 것을 특징으로 하는 제어회로.
  6. 제1항에 있어서,
    상기 검출부는, 상기 예비검출동작에 있어서 검출된 상기 예비지연클록 사이클수, 또는 상기 예비지연클록 사이클수를 1클록분 증가시킨 값을 상기 지연클록 사이클수로서 검출하는 것을 특징으로 하는 제어회로.
  7. 제1항에 있어서,
    상기 지연 라인부의 출력 및 상기 검출부의 입력에 연결되어, 상기 출력클록신호에 따라서 피드백 신호를 생성하고 상기 피드백 신호를 상기 N값 검출부에 제공하도록 구성된, 레플리카부;
    상기 제어부의 입력에 연결되어, 상기 피드백 신호 및 상기 입력클록신호에 따라서 위상 신호를 생성하고 상기 위상 신호를 상기 제어부에 제공하도록 구성된 위상 검출부; 및
    상기 입력클록신호 및 상기 검출부에 의해 생성되고 상기 입력클록신호에 대응하는 신호를 수신하고, 상기 검출부에 의해 생성된 제어신호에 따라서, 상기 입력클록신호 또는 상기 검출부에 의해 생성되고 상기 입력클록신호에 대응하는 상기 신호를 출력으로서 선택하고, 상기 출력을 상기 지연 라인부에 제공하는 멀티플렉서
    를 더 포함하는, 제어회로.
  8. 제1항에 있어서,
    상기 제어부는, 상기 예비지연클록 사이클수가 상기 소정값 이하일 경우에, 상기 지연 라인부의 1개 이상의 지연선 중 활성화시키는 지연선의 비율을, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우에 활성화시키는 지연선의 비율보다도 높게 함으로써, 상기 변화율이 높아지도록 설정하는 것을 특징으로 하는 제어회로.
  9. 제1항에 있어서,
    상기 예비지연클록 사이클수가 상기 소정값 이하인 경우의 상기 변화율은, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우의 상기 변화율의 적어도 2배인 것을 특징으로 하는 청구항 1에 기재의 제어회로.
  10. 제1항에 있어서,
    상기 제어부는, 상기 예비지연클록 사이클수가 상기 소정값 이하인 경우의 상기 변화율을, 상기 지연동작 중에 변경하는 것을 특징으로 하는 제어회로.
  11. 제1항에 있어서, 상기 검출부는, 상기 지연클록 사이클수를 레이턴시 카운터에 송신하는 것을 특징으로 하는 제어회로.
  12. 제1항에 있어서,
    상기 검출부는,
    상기 검출동작 또는 상기 예비검출동작이 행해질 경우에, 상기 입력클록신호에 대응하는 신호를 생성하는 신호 생성부; 및
    상기 입력클록신호에 대응하는 신호가 입력되고 나서, 상기 출력클록신호에 대응하는 신호가 입력될 때까지의 사이의 지연클록 사이클수의 카운트용 신호의 클록 사이클수를, 상기 지연클록 사이클수 또는 상기 예비지연클록 사이클수로서 카운트하는 카운트부
    를 포함하는 것을 특징으로 하는 제어회로.
  13. 제12항에 있어서,
    상기 신호 생성부는,
    상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호가 입력되는 제1 원-샷 회로;
    상기 예비검출동작 또는 상기 검출동작을 시작하기 위한 신호가 입력되는 제2 원-샷 회로;
    상기 예비검출동작 또는 상기 검출동작을 종료하기 위한 신호가 입력되는 제3 원-샷 회로;
    상기 제1 원-샷 회로의 출력과 상기 제2 원-샷 회로의 출력이 입력되는 NOR 회로;
    상기 제3 원-샷 회로의 출력과 상기 NOR 회로의 출력이 입력되는 플립-플롭 회로;
    상기 플립-플롭 회로의 출력과 상기 입력클록신호가 입력되는 제1 래치회로; 및
    상기 입력클록신호와 상기 제1 래치회로의 출력이 입력되는 제1 AND 회로로서, 상기 입력클록신호에 대응하는 신호를 출력하는, 상기 제1 AND 회로
    를 포함하는 것을 특징으로 하는 제어회로.
  14. 제12항에 있어서,
    상기 카운트부는,
    상기 예비검출동작 또는 상기 검출동작을 가능하게 하기 위한 신호와, 상기 입력클록신호에 대응하는 신호가 입력되는 제2 래치회로;
    상기 예비검출동작 또는 상기 검출동작을 가능하게 하기 위한 신호와, 상기 출력클록신호에 대응하는 신호가 입력되는 제3 래치회로;
    상기 제2 래치회로의 출력과 상기 제3 래치회로의 출력이 입력되는 제2 AND 회로;
    상기 제2 AND 회로의 출력과 상기 입력클록신호에 대응하는 신호가 입력되는 제4 래치회로;
    상기 입력클록신호와 상기 제4 래치회로의 출력이 입력되는 제3 AND 회로;
    상기 제3 AND 회로로 출력된 신호의 펄스를 카운트하는 카운터로서, 카운트한 값을 상기 지연클록 사이클수 또는 상기 예비지연클록 사이클수로서 출력하는, 상기 카운터
    를 포함하는 것을 특징으로 하는 제어회로.
  15. 반도체 기억장치의 제어방법으로서,
    반도체 기억장치에 설치된 제어부가, 입력클록신호와 출력클록신호의 위상차로부터, 지연량을 설정하는 단계;
    상기 반도체 기억장치에 설치된 지연 라인부가, 상기 지연량이 설정될 때마다, 상기 지연량에 의거해서 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는, 지연동작을 행하는 단계;
    상기 반도체 기억장치에 설치된 검출부가, 상기 지연동작에 의해서 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하는 검출동작을 행하는 단계;
    상기 검출부가, 상기 지연동작이 행해지기 전에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 예비지연클록 사이클수로서 검출하는 예비검출동작을 행하는 단계; 및
    상기 제어부가, 상기 예비지연클록 사이클수가 소정값 이하일 경우에, 상기 지연동작에 있어서의 상기 지연량의 변화율이, 상기 예비지연클록 사이클수가 상기 소정값보다 클 경우의 상기 지연동작에 있어서의 상기 지연량의 변화율보다도 높아지도록, 상기 지연량을 설정하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억장치의 제어방법.
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