TW202403753A - 延遲控制電路、半導體記憶裝置及其控制方法 - Google Patents

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Abstract

提供可以防止延遲控制電路所執行的N值偵測序列超出特定期間的延遲控制電路包括：DLL控制電路，設定延遲量；延遲線電路，進行延遲動作；以及N值偵測電路，接收輸入時脈訊號與輸出時脈訊號，且被配置以執行預N值偵測動作，預N值偵測動作包括在延遲動作執行前偵測從輸入時脈訊號到輸出時脈訊號為止的延遲時脈週期數作為預延遲時脈週期數。DLL控制電路被配置為在預延遲時脈週期數不大於特定值時，變更延遲量，使延遲線電路以快速模式執行延遲動作。

Description

延遲控制電路、半導體記憶裝置及其控制方法
本發明是有關於一種信號延遲技術，且特別是有關於一種適用於延遲鎖定迴路的延遲控制電路、半導體記憶裝置以及延遲控制方法。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)為一種半導體記憶裝置，其藉由將電荷儲存在電容器中來儲存資訊。作為一種揮發性記憶體裝置，在沒有被供給電源時，DRAM所儲存的資訊會遺失。在習知的DRAM中，例如日本專利特開2015-35241號公報，設有作為相位同步電路的延遲鎖定迴路(Delay locked Loop，DLL)電路。DRAM利用延遲鎖定迴路來產生內部時脈訊號，使得資料訊號的輸出與外部時脈訊號同步。
在習知的DRAM中，為利用DLL電路進行時脈的延遲調整，執行包括DLL電路的重設動作、DLL電路的延遲動作(例如使每一根延遲線活化的同時使外部時脈與內部時脈同步動作)，以及用以表示輸入時脈訊號與內部時脈訊號之間的延遲時脈週期數的N值的偵測動作。
此處，根據DLL電路的延遲動作的鎖定時間Tdll可以由下述之數學式表示。
Tint+Tdll=N×tCK
在上述數學式中，Tint表示DLL電路中的固有延遲時間，tCK表示時脈週期，Tdll表示鎖定時間。在時脈週期tCK變得比固有延遲時間Tint更長時，例如因為溫度等的影響，如上述數學式所示，由於DLL電路的延遲動作，鎖定時間Tdll也延長了。當鎖定時間Tdll延長時，延遲動作的整體執行時間也變長了，恐怕會延遲下一個動作的執行時間，或超過DLL電路的預定執行時間tDLLK。
有鑑於上述課題，本發明提供一種延遲控制電路、半導體記憶裝置及延遲控制方法，可避免延遲控制電路所執行的N值偵測序列超出特定期間，以避免誤操作。
為了解決上述課題，首先，本發明提供一種延遲控制電路，用以根據輸入時脈訊號產生作為輸出時脈訊號的延遲訊號，該延遲控制電路包括：N值偵測電路，接收該輸入時脈訊號與該輸出時脈訊號，且被配置以執行預N值偵測動作，該預N值偵測動作包括在延遲動作執行前偵測從該輸入時脈訊號到該輸出時脈訊號為止的延遲時脈週期數作為預延遲時脈週期數；DLL控制電路，被配置為根據該輸入時脈訊號與該輸出時脈訊號的相位差與該預延遲時脈週期數設定延遲量，且輸出用以表示該延遲量之控制訊號；以及延遲線電路，被配置以接收該控制訊號且根據該控制訊號執行該延遲動作，該延遲動作包括基於該延遲量延遲該輸入時脈訊號並生成該輸出時脈訊號，使該輸入時脈訊號與該輸出時脈訊號同步；其中，在該預延遲時脈週期數不大於特定值時，該DLL控制電路被配置為變更該延遲量，使該延遲線電路以快速模式執行該延遲動作，其中，在該預延遲時脈週期數大於該特定值時，該延遲線電路以正常模式執行該延遲動作，其中該正常模式的該延遲量與該快速模式的該延遲量不同。
根據本發明所提供的延遲控制電路、延遲控制方法及其半導體記憶裝置，在進行延遲動作前，N值偵測電路偵測用以表示延遲動作是否有延長之可能性的預延遲時脈週期數。接下來，在預延遲時脈週期數在特定值以下時，由於預測延遲動作會延長，DLL控制電路藉由變更延遲量(例如使延遲量之變化率變高)，可避免延遲控制電路所執行的N值偵測序列超出特定期間，藉以避免誤動作。
以下，參照所附圖式詳細說明根據本發明之實施例的延遲控制電路、半導體記憶裝置以及半導體記憶裝置的控制方法。然而，本實施例僅為例示，本發明不限於此。
另外，在本說明書中的「第一」、「第二」、「第三」等記載，係用以區別某構成要素與其他構成要素而使用，並非用以限定該構成要素之數量、順序或優先度等。舉例而言，存在「第一要素」以及「第二要素」之記載的情況下，並非表示只採用被稱為「第一要素」以及「第二要素」的兩個要素，亦非表示「第一要素」必須在「第二要素」之前。
如第1圖所示，在本實施例中，半導體記憶裝置1包括輸入緩衝器11、延遲控制電路與輸出緩衝器16。延遲控制電路包括：延遲鎖定迴路(DLL)電路10、N值偵測電路20以及延遲計數器30。
另外，為了簡化說明，在本實施例中，除了輸入緩衝器11與輸出緩衝器16之外，未顯示設置於半導體記憶裝置1(例如DRAM)的其他習知構成(例如指令解碼器、記憶胞陣列、輸入輸出用介面電路等)。
DLL 電路10包括：相位偵測電路12、DLL控制電路13、延遲線電路14以及複製電路15。在一實施例中，複製電路15是耦接延遲線電路14的輸出的輸出緩衝器16的複製結構。
輸入緩衝器11被配置以緩衝輸入到輸入緩衝器11的外部時脈訊號CK以生成輸入時脈訊號clk。輸入時脈訊號clk可經由多工器17傳送到延遲線電路14、N值偵測電路20以及相位偵測電路12。延遲線電路14對輸入時脈訊號clk進行延遲，以產生延遲訊號dll_clk，並將延遲訊號dll_clk傳送給輸出緩衝器16以及複製電路15。複製電路15將由延遲線電路14生成的延遲訊號dll_clk作為回饋訊號fb_clk輸出到N值偵測電路20以及相位偵測電路12。DLL電路10將延遲訊號dll_clk作為輸出時脈訊號提供至輸出緩衝器16，藉以控制輸出緩衝器16對資料的輸出。
相位偵測電路12被配置以偵測輸入時脈訊號clk與回饋訊號fb_clk之間的相位差。在輸入時脈訊號clk被輸入到相位偵測電路12的同時，回饋訊號fb_clk也被輸入。相位偵測電路12生成相位訊號up/down，相位訊號up/down用以表示回饋訊號fb_clk相對於輸入時脈訊號clk為相位超前或延遲，且相位訊號up/down被提供到DLL控制電路13。
DLL控制電路13藉由相位偵測電路12所偵測到的相位差決定延遲量。具體而言，DLL控制電路13藉由來自相位偵測電路12的相位訊號up/down以及來自詳述於後的N值偵測電路20的預N值訊號pre_n_value設定在DLL鎖定動作(本發明之「延遲動作」的一例)中延遲量的增加率(本發明之「變化率」的一例)，且基於設定之增加率決定延遲量。接下來，DLL控制電路13在DLL鎖定動作中生成並輸出用以表示延遲量之控制訊號dll_code，控制訊號dll_code可由複數個位元構成。延遲線電路14接收DLL控制電路13所輸出的控制訊號dll_code。
延遲線電路14被配置為包括進行DLL鎖定動作的可變延遲電路，在每次由DLL控制電路13設定延遲量時，基於延遲量延遲輸入時脈訊號clk並生成延遲訊號dll_clk。具體而言，延遲線電路14依據控制訊號dll_code活化內部的延遲線，以延遲輸入時脈訊號clk並生成延遲訊號dll_clk。詳細內容如後述。
當DLL電路10接收重設訊號RST(又稱為DLL鎖定動作的起始訊號)而DLL電路成為DLL重設狀態時，DLL控制電路13生成與提供高位準的控制訊號dll_reset_n至N值偵測電路20。根據所接收的高位準的控制訊號dll_reset_n，N值偵測電路20執行後述之N值偵測動作(本發明中「預偵測動作」之一例)。
另外，DLL控制電路13在相位訊號up/down的相位差收斂到特定範圍時(意即輸入時脈訊號clk與對應延遲訊號dll_clk的回饋訊號fb_clk同步或幾乎同步)，判別DLL鎖定動作結束，使得用以表示輸入時脈訊號clk與回饋訊號fb_clk同步的控制訊號dll_locked成為高位準，且提供至N值偵測電路20。藉由接收高位準的控制訊號dll_locked，N值偵測電路20執行後述之N值偵測動作(本發明之「偵測動作」的一例)。
N值偵測電路20進行預N值偵測動作以及N值偵測動作。詳細來說，N值偵測電路20在預N值偵測動作時根據輸入時脈訊號clk以及回饋訊號fb_clk偵測預N值，且在N值偵測動作時根據輸入時脈訊號clk以及回饋訊號fb_clk偵測N值。
此處，N值可經由Tint(DLL電路中的固有延遲時間)加上Tdll(DLL電路鎖定時間)後除以tCK(時脈週期)而得，其代表DLL電路10在DLL鎖定動作中從輸入時脈訊號到輸出時脈訊號為止的延遲時脈週期數(因此N值為正整數)。
具體而言，當N值偵測電路20接收用以表示DLL鎖定動作結束的有效的(高位準)控制訊號dll_locked時，被配置以執行N值偵測動作，即偵測此時從輸入時脈訊號clk到回饋訊號fb_clk為止的延遲時脈週期數作為N值，且將用以表示所偵測出的N值的N值訊號n_value提供至延遲計數器30。另外，在本實施例中，從重設訊號RST被輸入至DLL電路10起，到N值偵測動作結束為止所實施的步驟被稱為「N值偵測序列」。
另外，當N值偵測電路20接收用以表示重設訊號RST被輸入到DLL電路10的高位準的控制訊號dll_reset_n時，被配置以執行預N值偵測動作，即偵測此時從輸入時脈訊號clk到回饋訊號fb_clk為止的延遲時脈週期數作為預N值(本發明之「預延遲時脈週期數」之一例)，且將用以表示所偵測之預N值的預N值訊號pre_n_value提供至DLL控制電路13。意即，預N值偵測動作代表DLL鎖定動作前，即實際上沒有產生延遲時間之狀態下(鎖定時間Tdll為0的狀態)，偵測假的N值的動作。
雖然在鎖定時間Tdll較短時，N值可能等於預N值，但一般情況N值與預N值會相差「1」左右。因此，當預N值不大於特定值(本實施例中為1)時，可以理解為鎖定時間Tdll可能延長。亦即，在本實施例中，藉由在DLL鎖定動作前偵測該預N值，可預測鎖定時間Tdll是否比預期長。接下來，本實施例的DLL電路10可在預測到鎖定時間Tdll延長的情況下，以快速模式進行DLL鎖定動作，該快速模式以比正常模式的DLL鎖定動作的執行時間更短的時間結束DLL鎖定動作。
於習知技術中，如第3A圖所示，當時脈週期tCK比固有延遲時間Tint短時，由於鎖定時間Tdll沒有延長，從DLL重設至N值偵測結束所需的時間小於特定期間tDLLK(例如512時脈週期)。然而，如第3B圖所示，當時脈週期tCK比固有延遲時間Tint大很多，導致鎖定時間Tdll明顯延長時，從DLL重設至N值偵測結束所需的時間將大於特定期間tDLLK，從而導致操作錯誤。
為解決此問題，在本實施例中，在進行DLL鎖定動作前進行預N值偵測動作以偵測預N值(即預測N值)，當偵測到預N值不大於1時，判斷DLL鎖定動作有延長之虞進而縮短DLL鎖定動作，藉以防止執行N值偵測序列所需的時間超出特定期間tDLLK。意即，如第2B圖所示，當時脈週期tCK比固有延遲時間Tint大很多，導致鎖定時間Tdll明顯延長時，N值偵測電路20所偵測到的預N值不大於1。此時，若依照正常的延遲量增加率進行DLL鎖定動作(即進行正常模式的DLL鎖定動作)，會有N值偵測序列超出特定期間tDLLK的可能性。因此，在本實施例中，如第3D圖所示，當N值偵測電路20所偵測到的預N值不大於1時，DLL電路藉由將延遲量的增加率設得比正常模式高，DLL電路10可以快速模式執行DLL鎖定動作，而可以在特定期間tDLLK內完成N值偵測序列。
另外，如第2A圖所示，當時脈週期tCK比固有延遲時間Tint短時，N值偵測電路20所偵測到的預N值大於1，如此一來DLL電路10將判斷鎖定時間延長的可能性低，如第3C圖所示，DLL電路 10以正常模式進行DLL鎖定動作。其中正常模式的延遲量之增加率小於快速模式的延遲量之增加率。於本實施例中，由於預N值偵測動作所需的時間小於DLL鎖定動作所需的時間，即使在N值偵測序列加入預N值偵測動作，也可以防止N值偵測序列所需的時間超過特定期間tDLLK。
以下，參照第4圖說明本發明一實施例的N值偵測電路20之構成。
本實施例的N值偵測電路20包含n_clk訊號生成電路21以及N值計數電路22。n_clk訊號生成電路21包括第一單觸發電路211、第二單觸發電路212、第三單觸發電路213、NOR電路214、正反器電路215、第一鎖存電路(latch)216以及第一AND電路217。N值計數電路22包括兩個D型正反器(D-FF)電路221、222、第二AND電路223、第二鎖存電路224、第三AND電路225以及4位元計數器226。
n_clk訊號生成電路21在預N值或N值的偵測動作時，生成對應輸入時脈訊號clk的訊號n_clk。在n_clk訊號生成電路21中，控制訊號dll_locked輸入到第一單觸發電路211，另外，控制訊號dll_reset_n輸入到第二單觸發電路212，控制訊號dll_locked以及控制訊號dll_reset_n分別經由第一單觸發電路211與第二單觸發電路212提供至NOR電路214的輸入端。接下來，從該NOR電路214輸出的訊號以及後述之訊號n_end經由第三單觸發電路213輸出之訊號被輸入至正反器電路215，以生成控制訊號n_enable。當控制訊號n_enable為高位準時，表示可以進行預N值或N值之偵測動作。正反器電路215所生成之控制訊號n_enable被提供至第一鎖存電路216，另外，輸入時脈訊號clk作為時脈訊號被輸入至第一鎖存電路216。從第一鎖存電路216輸出之訊號與輸入時脈訊號clk同時被輸入至第一AND電路217，以從第一AND電路217輸出訊號n_clk。
N值計數電路22在預N值或N值的偵測動作時，藉由計數從輸入時脈訊號clk被輸入開始到回饋訊號fb_clk被生成為止的輸入時脈訊號clk的時脈週期數，以偵測預N值或N值。在N值計數電路22中，訊號n_clk與控制訊號n_enable被提供至第一D-FF 211，以生成訊號n_start。另外，對應延遲訊號dll_clk的回饋訊號fb_clk以及控制訊號n_enable被提供至第二D-FF 212，以生成訊號n_end。接下來，訊號n_start以及訊號n_end被輸入至第二AND電路223，以生成訊號n_detection。第二鎖存電路224接收訊號n_detection與作為時脈訊號的訊號n_clk。來自第二鎖存電路224之輸出以及訊號n_clk被輸入第三AND電路225，第三AND電路225輸出預N值或N值之計數用訊號的訊號count_clk。訊號count_clk被提供至4位元計數器226。
4位元計數器226被配置以計數訊號count_clk的脈衝並偵測預N值或N值，輸出用以表示所偵測之預N值或N值的N值訊號n_value。N值訊號n_value在被提供至延遲計數器30的同時，作為預N值訊號pre_n_value被提供至DLL控制電路13。另外，4位元計數器226也可以被配置為在控制訊號dll_reset_n或控制訊號dll_locked以高位準被輸入時，將N值重設為初始值(例如0)以重新開始計數。
如此，N值計數電路22在控制訊號dll_reset_n或控制訊號dll_locked為高位準時，藉由將從對應輸入時脈訊號clk的訊號n_clk被輸入開始，到對應延遲訊號dll_clk的回饋訊號fb_clk被輸入為止之間的訊號count_clk的時脈週期數(脈衝數)計數為延遲時脈週期數，進行預N值或N值的偵測動作。
回到第1圖，詳細說明DLL控制電路13以及延遲線電路14。多工器17根據控制訊號n_enable選擇訊號n_clk與輸入時脈訊號clk的其中一者作為輸出。具體而言，當多工器17接收到高位準的控制訊號n_enable時(意即進行預N值偵測動作或N值偵測動作時)，將訊號n_clk提供至延遲線電路14的輸入端，當多工器17接收到低位準的控制訊號n_enable時，將輸入時脈訊號clk提供至延遲線電路14。輸入延遲線電路14對輸入時脈訊號clk執行對應來自DLL控制電路13之控制訊號dll_code的延遲，以生成延遲訊號dll_clk。
在本實施例中，DLL控制電路13依據從N值偵測電路20輸入之預N值訊號pre_n_value，設定DLL鎖定動作時的延遲量之增加率，且基於所設定之增加率決定延遲量。接下來，DLL控制電路13根據所決定的延遲量生成用以控制延遲線電路14的控制訊號dll_code。具體而言，當預N值偵測動作所偵測到的預N值大於1時，DLL控制電路13將執行正常模式之DLL鎖定動作，即控制訊號dll_code是基於延遲量之增加率較低的情況來生成。另一方面，當預N值偵測動作所偵測到的預N值不大於1時，DLL控制電路13為了執行快速模式之DLL鎖定動作，將基於延遲量之增加率較高的情況來生成用以控制延遲線電路14的控制訊號dll_code。
此處，在本實施例中，延遲量之增加率代表在每次控制訊號dll_code被輸入時，延遲線電路14中被活化的延遲線的增加數量。例如，若基於最初的控制訊號dll_code的輸入活化了1根延遲線，當下一個控制訊號dll_code的輸入活化了2根延遲線時，增加率為「1」。又例如，若基於最初的控制訊號dll_code的輸入活化了1根延遲線，當下一個控制訊號dll_code的輸入活化了3根延遲線時，增加率為「2」。另外，如本實施例一般，增加率不限於代表從上一個控制訊號dll_code被輸入時開始，控制訊號dll_code被輸入時活化狀態的延遲線的數量增加了幾根，只要顯示每個特定時間週期延遲量增加的比例即可。
延遲線電路14在控制訊號dll_code中顯示高位準的位元數越多(活化的延遲線越多)時，使對於輸入時脈訊號clk的延遲訊號dll_clk的延遲時間越長。在快速模式的情況下，因為控制訊號dll_code中顯示高位準的位元數以高增加率增加，在延遲線電路14中被活化的延遲線的數量在短時間內增加。因此，延遲訊號之延遲提早達成，鎖定時間Tdll被縮短。如此，延遲線電路14遵循控制訊號dll_code延遲輸入時脈訊號clk生成延遲訊號dll_clk，並如前述般輸出到緩衝器16以及複製電路15。
延遲計數器30被配置以與由DLL電路 10生成之內部時脈訊號(延遲訊號dll_clk)同步地進行延遲之計數。另外，延遲計數器30在經過特定期間tDLLK後，利用N值偵測電路20偵測到的用以表示N值的N值訊號n_value執行延遲之計數。例如，在欄位址選通(Column Address Strobe，CAS)延遲的情況下，被設定之延遲為用以表示從指令(例如讀取指令)輸入半導體記憶裝置(此處為DRAM)開始到資料(例如讀取資料)從半導體記憶裝置輸出為止的期間的時脈週期數。此時，當重設訊號RST輸入DLL電路10時，延遲計數器30將例如設定於模式暫存器(圖式中省略)的CAS延遲的值減掉N值來計數出延遲。例如，在CAS延遲的值為10、N值為5的情況下，延遲計數器30將二者進行減法運算，並將相減的結果(5時脈週期)作為延遲之計數結果。
以下以第5圖及第6圖所示之時序圖搭配第1圖與第4圖說明本實施例之延遲控制電路的控制方法。首先以第5圖說明DLL電路10以正常模式執行DLL鎖定動作時的延遲控制步驟。
在時序t1時，重設訊號RST被輸入到DLL電路10，使DLL電路10成為重設狀態。在時序t2時，DLL控制電路13將控制訊號dll_reset_n以高位準輸入N值偵測電路20。藉此，N值偵測電路20開始執行預N值偵測動作。
於預N值偵測期間(即時序t2至時序t3的期間)，首先，控制訊號dll_locked以低位準輸入n_clk訊號生成電路21之第一單觸發電路211，控制訊號dll_reset_n以高位準輸入第二單觸發電路212，第一單觸發電路211與第二單觸發電路212的輸出訊號被輸入至NOR電路214，且NOR電路214的輸出被提供至正反器電路215。另外，訊號n_end以低位準輸入至第三單觸發電路213，第三單觸發電路213的輸出訊號也被輸入至正反器電路215。從正反器電路215中輸出的控制訊號n_enable以高位準被生成。該以高位準被生成的控制訊號n_enable與輸入時脈訊號clk被輸入至第一鎖存電路216，第一鎖存電路216生成之訊號與輸入時脈訊號clk一起被輸入至第一AND電路217，第一AND電路217生成只在預N值偵測動作中或N值偵測動作中生成之訊號n_clk，該訊號n_clk為時脈訊號。
在N值計數電路22中，當控制訊號n_enable以高位準被輸入至第一D型正反器221時，第一D型正反器221依據所接收的訊號n_clk以高位準生成訊號n_start。另一方面，在回饋訊號fb_clk被輸入至第二D型正反器222時，訊號n_end以低位準被生成。接下來，高位準之訊號n_start以及低位準之訊號n_end被輸入至第二AND電路223，第二AND電路223據此生成高位準之訊號n_detection。第二鎖存電路224接收高位準之訊號n_detection以及訊號n-clk，來自該第二鎖存電路224的輸出以及訊號n_clk被輸入第三AND電路225。藉由如此，輸出作為預N值或N值計數用訊號的訊號count_clk。訊號count_clk被輸入至4位元計數器226。
4位元計數器226被配置為在每次訊號count_clk之脈衝輸入時，增加N值訊號n_value之值並輸出N值訊號n_value。如此，N值訊號n_value之值隨著訊號n_clk上數。4位元計數器226所生成之N值訊號n_value在被輸入至延遲計數器30的同時，作為預N值訊號pre_n_value被輸入至DLL控制電路13。根據以上的說明，N值計數電路22可隨著訊號n_clk對N值訊號n_value之值上數，直到時序t3為止。在第5圖的例子中，直到時序t3為止，用以表示預N值的N值訊號n_value之值被上數到「3」。
如此一來，在預N值偵測期間，N值偵測電路20可以將所生成的訊號n_clk的脈衝數量原封不動地偵測為預延遲時脈週期數(即預N值)。
在時序t3時，N值計數電路22之第二D型正反器222接收到回饋訊號fb_clk，以產生高位準的訊號n_end。另外，響應於訊號n_end成為高位準，n_clk訊號生成電路21產生低位準的控制訊號n_enable與低位準的訊號n_clk。再者，響應於訊號n_end成為高位準，N值計數電路22產生低位準的訊號n_detection以及低位準的訊號count_clk。藉此，預N值偵測動作結束。
DLL鎖定動作從時序t3開始，此時DLL電路10轉移到DLL鎖定狀態。相位偵測電路12接收輸入時脈訊號clk以及回饋訊號fb_clk以進行相位偵測，並將所偵測到的相位訊號up/down傳送到DLL控制電路13。另一方面，由於控制訊號n_enable以低位準被生成，多工器17選擇輸入時脈訊號clk作為輸出。
DLL控制電路13基於相位訊號up/down以及預N值訊號pre_n_value設定延遲量的增加率，基於設定之增加率決定延遲量。此處，由於所偵測到的預N值訊號pre_n_value大於1(舉例為3)，DLL控制電路13將根據正常模式進行DLL鎖定動作。於本實施例中，根據正常模式進行DLL鎖定動作時，在延遲線電路14中被活化的延遲線之增加數量為1，但本發明不為此限。此時，DLL控制電路13生成用以表示基於增加率決定之延遲量的控制訊號dll_code。因此，延遲線電路14控制使每次控制訊號dll_code(在第5圖所示之例子中為「4」到「10」)輸入時，活化之延遲線的數量各增加「1」，且對應地生成延遲訊號dll_clk。延遲線電路14所生成的延遲訊號dll_clk經由複製電路15作為回饋訊號fb_clk再度輸入至相位偵測電路12，使相位訊號up/down之相位差逐漸地收斂到特定之範圍。
時序t4時，相位訊號up/down之相位差收斂到特定之範圍並消除延遲。因此，DLL控制電路13產生高位準的控制訊號dll_locked，並將高位準的控制訊號提供至N值偵測電路20，以結束DLL鎖定動作並開始N值偵測動作。
在N值偵測動作開始時(即時序t4)，高位準的控制訊號dll_locked被輸入至n_clk訊號生成電路21之第一單觸發電路211，低位準的控制訊號dll_reset_n被輸入至第二單觸發電路212，第一單觸發電路211與第二單觸發電路212的輸出訊號被輸入到NOR電路214，且NOR電路214的輸出被輸入到正反器電路215。除此之外，N值偵測動作皆與預N值偵測動作相同，因此省略詳細說明。接下來到時序t5為止，N值計數電路22產生隨著訊號n_clk而上數的N值訊號n_value。在第5圖所示的例子中，N值訊號n_value的N值被上數到「4」而輸出。N值偵測電路20將所生成之N值訊號n_value輸出至延遲計數器30。
另外，在第5圖所示的例子中，雖然以在N值偵測動作中N值為被上數到「4」而輸出的情況(意即：將在預N值偵測動作中偵測到的預延遲時脈週期數(預N值)增加1時脈份的值偵測為延遲時脈週期數(N值)的情況)作為一例進行說明，然而也可以考慮N值偵測動作中偵測到的N值與在預N值偵測動作中偵測到的預N值為相同值的情況。換句話說，N值偵測電路20可以將在預N值偵測動作中偵測到的預延遲時脈週期數(預N值)或者預N值加1作為延遲時脈週期數(N值)。
另外，在時序t4~t5之期間(即N值偵測動作期間)，4位元計數器226所輸出的N值訊號n_value可以被定期地輸出到延遲計數器30，或者也可以在時序t5時(即N值偵測動作結束的時間點)才將N值訊號n_value輸出到延遲計數器30。由於延遲計數器30在特定期間(tDLLK)後才使用N值訊號n_value來執行延遲之計數，若可從N值偵測電路20得到正確的N值，延遲計數器30可以正確地執行延遲之計數。
接下來參照第6圖說明DLL電路10以快速模式執行DLL鎖定動作時的延遲控制步驟。此處，與第5圖所示之正常模式時的DLL鎖定動作相同之處將省略說明。首先，在時序t11時，重設訊號RST被輸入到DLL電路10，使DLL電路10成為重設狀態。在時序t12時，N值偵測電路20開始執行預N值偵測動作。在時序t13時，N值偵測電路20偵測到的N值訊號n_value為「1」。N值偵測電路20將顯示為「1」之N值訊號n_value作為預N值訊號pre_n_value輸出到DLL控制電路13，並於時序t13結束預N值偵測動作。
從時序t13開始，延遲控制電路執行DLL鎖定動作。此處，DLL控制電路13根據所接收的顯示為「1」之預N值訊號pre_n_value以快速模式執行DLL鎖定動作(於本文中亦可稱為快速鎖定動作)。在快速鎖定動作中，DLL控制電路13提高延遲量之增加率，以將延遲線之增加數量設定得比正常模式時更高的控制訊號dll_code傳送給延遲線部14。在本實施例中，以正常模式之DLL鎖定動作的延遲量的增加率為「1」，而快速鎖定動作的延遲量的增加率為「4」的情況作為一例。藉此，延遲線電路14控制使每次控制訊號dll_code(在第6圖所示的例子中為「4」到「32」)輸入時，活化之延遲線的數量各增加「4」。於正常模式中，若要將活化之延遲線從「4」增加到「32」，控制訊號dll_code需要輸入28次，但在本實施例之快速模式中，僅需輸入7次控制訊號dll_code即可結束DLL鎖定動作。藉由執行快速鎖定動作，可避免延遲控制電路所執行的N值偵測序列超出特定期間，以避免誤操作。
之後，在時序t14時，N值偵測電路20進行N值偵測動作。在本實施例中，N值偵測電路20所偵測到的N值為「1」。接下來，在時序t15時，N值偵測電路20將所偵測到的N值輸出至延遲計數器30。
像這樣，在本實施例中，當N值偵測電路20所偵測的預N值為1以下時，所輸出的預N值訊號pre_n_value將控制DLL控制電路13以快速模式執行DLL鎖定動作，相較於執行正常模式，快速鎖定動作的執行時間較短。藉由如此防止DLL鎖定動作之延長超出預期，進而可以防止N值偵測序列整體的執行時間超出特定期間(tDLLK)。藉此，DLL電路10可以在N值偵測序列結束後順利地執行延遲之計數，以避免誤操作。
第7圖顯示N值偵測電路50之變形例。在N值偵測電路50中，相同於第4圖所示之N值偵測電路20的元件以相同的符號標示。在第4圖所示之N值偵測電路20中，4位元計數器226可生成輸出至延遲計數器30的N值訊號n_value，也可生成輸出至DLL控制電路13的N值訊號n_value作為預N值訊號pre_n_value。相對於此，第7圖所示之N值偵測電路50雖然將4位元計數器226生成之N值訊號n_value原封不動地輸出至延遲計數器30，然而N值偵測電路50更包括加法器227，以接收N值訊號n_value而產生輸出至DLL控制電路13的預N值訊號pre_n_value。
如前所述，由於預N值在DLL鎖定動作前被偵測，除了在鎖定時間Tdll較短的情況，在一般情況下預N值比N值少1。因此，在本變形例中，藉由使用加法器227將N值訊號n_value增加「1」，使所產生的預N值訊號pre_n_value與N值訊號n_value被配置為相同值。意即，在本變形例中，N值偵測電路50被配置為將在預N值偵測動作中偵測到的N值訊號n_value之值增加1時脈份的值偵測為預N值(預延遲時脈週期數)。
以下以第8圖所示之時序圖搭配第1圖與第7圖說明本變形例之延遲控制電路的控制方法。第8圖說明DLL電路10以正常模式執行DLL鎖定動作時的延遲控制步驟。如第8圖所示，在預N值偵測動作中所偵測到的預N值為「4」。接下來，在N值偵測動作中所偵測到的N值亦為「4」。因此，預N值訊號pre_n_value與N值訊號n_value可以表示相同值。另外，雖然本實施例藉由加法器227對N值加上特定值(在本變形例中為1)以得到預N值，然而本發明不限於此。
另外，在上述實施例中，雖然將DLL控制電路13配置為在快速模式時提高延遲量之增加率，然而DLL控制電路13也可以被配置為在快速模式時提高延遲量之減少率。意即，DLL控制電路13在預延遲時脈週期數(即預N值)為特定值(例如1)以下時，可以變更延遲量的變化量，使在快速鎖定動作中延遲量之減少率比預延遲時脈週期數大於特定值時之DLL鎖定動作中的延遲量之減少率更高。例如，在上述實施例中，DLL控制電路13被配置為所產生的控制訊號dll_code使延遲線之數量從「4」開始逐步增加，然而在一變化例中，延遲線之數量也可以從「32」開始逐步減少。例如，在正常模式中，於每次控制訊號dll_code輸入時，被活化之延遲線各減少「1」，然而在快速模式中，於每次控制訊號dll_code輸入時，被活化之延遲線各減少「4」。藉由切換為快速模式，其延遲量之減少率大於正常模式的延遲量之減少率，本實施例可以避免延遲控制電路所執行的N值偵測序列超出特定期間。
另外，DLL控制電路13也可以被配置為在以快速模式執行DLL鎖定動作時，將初始設定之延遲量(即DLL鎖定動作後即刻活化之延遲線根數)設定得比正常模式時更多。例如，在第8圖的實施例中，當DLL控制電路13以正常模式執行DLL鎖定動作時，初始設定之延遲量(即被活化的延遲線根數)為「4」。如第9A圖所示，當DLL控制電路13以快速模式執行DLL鎖定動作時，初始設定之延遲量(即被活化的延遲線根數)可以為大於「4」(例如「8」)。藉此，可避免延遲控制電路所執行的N值偵測序列超出特定期間。
另外，當在預N值偵測動作中所偵測出的預N值為特定值(例如1)以下時，N值偵測部20可以不進行DLL鎖定動作後之N值偵測動作。此處，為了偵測正確之N值，如上述之實施例所述，在DLL鎖定動作後進行N值偵測動作。然而在另一實施例中，如第9A圖所示，在預N值為特定值以下時(意即：預期DLL鎖定動作會延長時)，不進行DLL鎖定動作後之N值偵測動作(以虛線標示N值偵測動作可以省略)而將N值判斷為「1」，藉由省略DLL鎖定動作後之N值偵測動作，可以再縮短N值偵測序列所需的執行時間。
再者，在上述之實施例中，雖然以預N值為1的情況作為一例進行說明，預N值之值也可以被設定為1以外之任意值。
另外，DLL控制電路13也可以儲存多個特定值(例如第一特定值與第二特定值)，且對應這些特定值設定不同的延遲量之變化率。例如，當特定值越小時，延遲量之變化率越高。例如，當第一特定值為「1」，而第二特定值為「2」時，DLL控制電路13被配置為在預N值為1以下時，執行增加率為「4」之第一快速模式，且在預N值為2時，執行增加率為「2」之第二快速模式，也就是將預N值與不同的特定值進行比較，以確定要執行哪一個快速模式。換句話說，預延遲時脈週期數越小，延遲量的變化率越高，當預延遲時脈週期數越小，DLL鎖定動作(即延遲動作)可以越早結束。如此一來，可根據預N值在多個快速模式中選擇適當的一者，以更精確地控制N值偵測序列的執行時間。
另外，在上述實施例中，雖然以在快速模式的DLL鎖定動作中延遲量之變化率不變的情況作為一例進行說明，然而不限於此，也可以配置使DLL控制電路13在DLL鎖定動作中變更變化率。例如，DLL控制電路13在快速模式中也可以在途中變更延遲量之增加率。此時，如第9B圖所示，也可以在DLL鎖定動作開始時將延遲量之增加率設定為「4」，在特定之時序(例如輸入時脈訊號與回饋訊號之間的相位差成為特定值以下的時序)之後將增加率變更為「2」。如此一來，藉由動態地變更增加率(變化率)，可以提早且確實地結束DLL鎖定動作。
另外，在本實施例中，雖然以預N值之值為1以下時的延遲量增加率為「4」的情況作為一例進行說明，然而不限於此，延遲量之變化率也可以被任意設定。例如，預N值之值為1以下時的增加率(變化率)也可以為預N值比1大時的增加率的至少2倍(例如2倍或4倍等)。藉由如此，可以提早結束DLL鎖定動作。
另外，在上述實施例中，雖然以控制電路包含之半導體紀錄裝置為DRAM為一例進行說明，本發明不限於此情況。例如，半導體記憶裝置也可以是靜態隨機存取記憶體(SRAM)、快閃記憶體或其他半導體記憶裝置。
以上說明之實施例以及變形例，係用以使本發明容易理解而記載，並非用以限定本發明而記載。因此，上述實施例以及變形例揭露之各元素包含本發明之技術範圍所屬之所有設計變更或均等物。
上述實施例中之DLL電路10之構成僅為一例，可以適當地變更，也可以採用其他各種構成。另外，雖然以第4圖以及第7圖顯示N值偵測電路20、50之構成，上述構成僅為一例，可以適當地變更，也可以採用其他各種構成。
10:DLL電路 11:輸入緩衝器 12:相位偵測電路 13:DLL控制電路 14:延遲線電路 15:複製電路 16:輸出緩衝器 17:多工器 20、50:N值偵測電路 21:n_clk訊號生成電路 22:N值計數電路 211:第一單觸發電路 212:第二單觸發電路 213:第三單觸發電路 214:NOR電路 215:正反器電路 216:第一鎖存電路 217:第一AND電路 221:第一D型正反器 222:第二D型正反器 223:第二AND電路 224:第二鎖存電路 225:第三AND電路 226:4位元計數器 227:加法器 30:延遲計數器 clk:輸入時脈訊號 dll_clk:延遲訊號 dll_locked:控制訊號 dll_reset_n:控制訊號 fb_clk:回饋訊號 n_clk:訊號 n_enable:控制訊號 n_value:N值訊號 pre_n_value:預N值訊號 up/down:相位訊號
第1圖為根據本發明之一實施例之延遲控制電路的方塊示意圖。 第2A、2B圖為表示當時脈週期變化時對鎖定時間之影響之示意圖。 第3A、3B、3C、3D圖為顯示習知技術與本發明一實施例在N值偵測序列的差異及在時脈週期發生變化時對DLL鎖定所需的時間的影響的示意圖。 第4圖為顯示本發明之一實施例的N值偵測電路的構成例的示意圖。 第5圖為顯示本發明之一實施例的延遲控制電路以正常模式執行鎖定動作時之相關的訊號的電壓變遷的時序圖。 第6圖為顯示本發明之一實施例的延遲控制電路以快速模式執行鎖定動作時之相關的訊號的電壓變遷的時序圖。 第7圖為顯示本發明之另一實施例的N值偵測電路的構成例的示意圖。 第8圖為顯示本發明之另一實施例之延遲控制電路以正常模式執行鎖定動作時之相關的訊號的電壓變遷的時序圖。 第9A、9B圖為顯示本發明之另一實施例的延遲控制電路內之dll_code之變遷的時序圖。
10:DLL電路
11:輸入緩衝器
12:相位偵測電路
13:DLL控制電路
14:延遲線電路
15:複製電路
16:輸出緩衝器
17:多工器
20:N值偵測電路
30:延遲計數器
clk:輸入時脈訊號
dll_clk:延遲訊號
dll_locked:控制訊號
fb_clk:回饋訊號
n_clk:訊號
n_enable:控制訊號
n_value:N值訊號
pre_n_value:預N值訊號
up/down:相位訊號

Claims (20)

  1. 一種延遲控制電路，用以根據輸入時脈訊號產生作為輸出時脈訊號的延遲訊號，該延遲控制電路包括： N值偵測電路，接收該輸入時脈訊號與該輸出時脈訊號，且被配置以執行預N值偵測動作，該預N值偵測動作包括在延遲動作執行前偵測從該輸入時脈訊號到該輸出時脈訊號為止的延遲時脈週期數作為預延遲時脈週期數； DLL控制電路，被配置為根據該輸入時脈訊號與該輸出時脈訊號的相位差與該預延遲時脈週期數設定延遲量，且輸出用以表示該延遲量之控制訊號；以及 延遲線電路，被配置以接收該控制訊號且根據該控制訊號執行該延遲動作，該延遲動作包括基於該延遲量延遲該輸入時脈訊號並生成該輸出時脈訊號，使該輸入時脈訊號與該輸出時脈訊號同步； 其中，在該預延遲時脈週期數不大於特定值時，該DLL控制電路被配置為變更該延遲量，使該延遲線電路以快速模式執行該延遲動作， 其中，在該預延遲時脈週期數大於該特定值時，該延遲線電路以正常模式執行該延遲動作，其中該正常模式的該延遲量與該快速模式的該延遲量不同。
  2. 如請求項1所述之延遲控制電路，其中該快速模式的該延遲量的變化率大於該正常模式的該延遲量的變化率。
  3. 如請求項1所述之延遲控制電路，其中該N值偵測電路更被配置為執行N值偵測動作，該N值偵測動作包括在該延遲動作之後偵測從該輸入時脈訊號到該輸出時脈訊號為止的延遲時脈週期數。
  4. 如請求項1所述之延遲控制電路，其中，在該預延遲時脈週期數不大於特定值時，該DLL控制電路被配置為使該快速模式的該延遲量的增加率大於該正常模式的該延遲量的增加率。
  5. 如請求項2所述之延遲控制電路，其中： 該DLL控制電路被配置為儲存多個不同的該特定值，該些特定值包括第一特定值與第二特定值，且該第一特定值小於該第二特定值，該DLL控制電路被配置為基於該第一特定值或該第二特定值與該預延遲時脈週期數的比較結果設定該快速模式的該延遲量的該變化率。
  6. 如請求項5所述之延遲控制電路，其中： 在該預延遲時脈週期數不大於該第一特定值時，該DLL控制電路被配置為將該快速模式的該延遲量的該變化率設定為第一變化率，使該延遲線電路以第一快速模式執行該延遲動作，且 在該預延遲時脈週期數大於該第一特定值且不大於該第二特定值時，該DLL控制電路被配置為將該快速模式的該延遲量的該變化率設定為第二變化率，使該延遲線電路以第二快速模式執行該延遲動作，其中該第二變化率小於該第一變化率。
  7. 如請求項3所述之延遲控制電路，其中，在該預延遲時脈週期數不大於該特定值時，該N值偵測電路不進行該N值偵測動作。
  8. 如請求項1所述之延遲控制電路，更包括延遲計數器，該N值偵測電路被配置為將該預N值偵測動作中所偵測到的該預延遲時脈週期數或該預延遲時脈週期數增加1時脈單位的值作為延遲時脈週期數輸出至該延遲計數器。
  9. 如請求項1所述之延遲控制電路，更包括： 複製電路，耦接至該延遲線電路的輸出與該N值偵測電路的輸入，且被配置為根據該輸出時脈訊號生成回饋訊號，且將該回饋訊號提供至該N值偵測電路； 相位偵測電路，耦接至該DLL控制電路的輸入，且被配置為根據該回饋訊號與該輸入時脈訊號生成相位訊號，且將該相位訊號提供至該DLL控制電路； 多工器，接收該輸入時脈訊號與該N值偵測電路所生成的對應該輸入時脈訊號的訊號，並根據該N值偵測電路所生成的第一控制訊號選擇該輸入時脈訊號或該N值偵測電路所生成的對應該輸入時脈訊號的訊號作為輸出，且將該輸出提供至該延遲線電路。
  10. 如請求項9所述之延遲控制電路，其中該N值偵測電路包括： N值計數電路，被配置為生成用以表示該預延遲時脈週期數或該延遲時脈週期數的N值訊號，及生成結束訊號；以及 訊號生成電路，被配置為根據該結束訊號與來自該DLL控制電路的第二控制訊號生成該第一控制訊號及對應該輸入時脈訊號的該訊號。
  11. 如請求項10所述之延遲控制電路，其中該N值偵測電路更包括： 加法器，被配置以接收該N值訊號以對該N值訊號進行加法運算，且將該加法運算的結果用以表示該預延遲時脈週期數並輸出至該DLL控制電路。
  12. 如請求項2所述之延遲控制電路，其中在該預延遲時脈週期數不大於該特定值時，該DLL控制電路在該延遲動作中變更該快速模式的該延遲量的該變化率。
  13. 如請求項1所述之延遲控制電路，其中該DLL控制電路被配置為在以該快速模式執行該延遲動作時，將初始設定之延遲量設定得比在該正常模式時更多。
  14. 一種半導體記憶裝置，包括： 如請求項1~11之任一項所述之延遲控制電路； 記憶胞陣列； 輸入緩衝器，被配置以提供該輸入時脈訊號；及 輸出緩衝器，耦接該延遲線電路的輸出。
  15. 如請求項14所述之半導體記憶裝置，其中，該半導體記憶裝置為動態隨機存取記憶體。
  16. 一種延遲控制方法，包括： 執行預N值偵測動作，該預N值偵測動作包括在延遲動作執行前偵測從輸入時脈訊號到輸出時脈訊號為止的延遲時脈週期數作為預延遲時脈週期數； 藉由DLL控制電路根據該輸入時脈訊號與該輸出時脈訊號的相位差與該預延遲時脈週期數設定延遲量，且輸出用以表示該延遲量之控制訊號； 藉由延遲線電路根據該控制訊號執行該延遲動作，該延遲動作包括基於該延遲量延遲該輸入時脈訊號並生成該輸出時脈訊號，使該輸入時脈訊號與該輸出時脈訊號同步； 其中，在該預延遲時脈週期數不大於特定值時，變更該延遲量，使該延遲線電路以快速模式執行該延遲動作， 其中，在該預延遲時脈週期數大於該特定值時，該延遲線電路以正常模式執行該延遲動作，其中該正常模式的該延遲量與該快速模式的該延遲量不同。
  17. 如請求項16所述之延遲控制方法，其中該快速模式的該延遲量的變化率大於該正常模式的該延遲量的變化率。
  18. 如請求項16所述之延遲控制方法，更包括： 執行N值偵測動作，該N值偵測動作包括在該延遲動作之後偵測從該輸入時脈訊號到該輸出時脈訊號為止的延遲時脈週期數。
  19. 如請求項16所述之延遲控制方法，在該預延遲時脈週期數不大於特定值時，藉由該DLL控制電路使該快速模式的該延遲量的增加率大於該正常模式的該延遲量的增加率。
  20. 如請求項17所述之延遲控制方法，更包括： 儲存多個不同的該特定值，該些特定值包括第一特定值與第二特定值，且該第一特定值小於該第二特定值， 其中基於該第一特定值或該第二特定值與該預延遲時脈週期數的比較結果設定該快速模式的該延遲量的該變化率。
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US9543967B2 (en) 2013-01-29 2017-01-10 Longitude Semiconductor S.A.R.L. DLL circuit and semiconductor device
JP2015035241A (ja) 2013-08-09 2015-02-19 マイクロン テクノロジー， インク． 半導体装置
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