JP2009117020A - 半導体メモリ装置 - Google Patents

Abstract

【課題】互いに異なる周波数を有する複数の基準クロックを用いる半導体メモリ装置において、基準クロックを分周して周波数及び位相を等しくすることにより、半導体メモリ装置の内部動作が既設定のレイテンシを保障して実行できるようにすること。
【解決手段】本発明の半導体メモリ装置は、第１基準クロックと第２分周基準クロックとの位相を比較し、その結果を出力する位相検出部と、該位相検出部の出力に対応して、第２基準クロックを一定比で分周して位相を調整し、前記第１基準クロックと同じ位相の前記第２分周基準クロックを生成する位相調整分周部とを備える。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の内部動作にかかる時間を調整して均一化することにより、動作の信頼性を高めることができる回路及びその方法に関する。

複数の半導体装置で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、中央処理装置（ＣＰＵ）などがデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。

半導体装置で構成されるシステムの動作速度の高速化及び半導体集積回路技術の発達に伴い、半導体メモリ装置は、より高速でデータを出力したり格納することが求められている。高速でデータを入出力させるため、システムクロックの受信後、受信したシステムクロックに同期してデータの入出力が可能な同期式メモリ装置が開発されている。しかし、同期式メモリ装置でも、要求されるデータの入出力速度を十分に満たすことはできないため、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータが入出力されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置が開発されるようになった。

ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させなければならないため、システムクロックの１周期内に２つのデータを処理することが必要である。つまり、ＤＤＲ同期式メモリ装置は、クロック信号（以下、単に「クロック」と称する）の立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを出力又は受信して格納しなければならないのである。特に、ＤＤＲメモリ装置におけるデータの出力タイミングは、システムクロックの立ち上がりエッジ又は立ち下がりエッジに正確に同期させなければならない。このため、ＤＤＲメモリ装置のデータ出力回路は、入力されたシステムクロックの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを出力する。

近年、大容量のデータをより高速で処理し得る半導体メモリ装置では、データの入出力速度のみならず、アドレスの入出力速度を引き上げるための試みが広がっている。従来の半導体メモリ装置において、アドレスは、外部動作コマンドと共に、クロックの立ち上がりエッジに同期化して入力されていた。つまり、半導体メモリ装置は、外部クロックの１周期に１回ずつ（すなわち、外部クロックの立ち上がりエッジに同期して）、外部から入力されるアドレス及び動作コマンドを受信して内部動作を実行していた。しかし、半導体メモリ装置の動作速度が高速化するにつれ、１周期に１回ではなく、２回のアドレスの受信が可能な構造が提案されている。

グラフィック作業用のＧＤＤＲ５（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ｖｅｒｓｉｏｎ ５）半導体メモリ装置は、外部クロックの立ち上がりエッジはいうまでもなく、立ち下がりエッジにもアドレスの受信が可能なように設計されている。１周期に２回、アドレスの受信が可能なため、従来の半導体メモリ装置に比べてアドレスピンの数が減少し、余分なピンを電源電圧又は接地電圧と接続することにより、半導体メモリ装置の動作速度を増加させることができる。外部から入力される動作コマンドは、外部クロックの立ち上がりエッジに対応して入力されるため、アドレス信号の入力速度は、動作コマンドの入力速度に比べて２倍速い。

図１は、最近提案されている半導体メモリ装置の動作を説明するためのタイミング図である。具体的には、最近提案されているグラフィック用の半導体メモリ装置であるＧＤＤＲ５半導体メモリ装置の書き込み動作及び読み出し動作を一例として説明する。

図示のように、ＧＤＤＲ５半導体メモリ装置は、書き込み動作及び読み出し動作において、システムクロックＨＣＬＫの１周期に２つのアドレスＡ１、Ａ２を受信し、アドレスに対応するデータを、システムクロックＨＣＬＫの１周期に４つずつ入出力する。書き込み動作のため、Ｔ１の時間において、書き込みコマンドＷＲと共に、アドレスＡ１、Ａ２が入力される。書き込みコマンドＷＲは、システムクロックＨＣＬＫの立ち上がりエッジに同期化して入力され、アドレスＡ１、Ａ２は、システムクロックＨＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期化して入力される。結局、ＧＤＤＲ５半導体メモリ装置は、システムクロックＨＣＬＫの１周期に２つのアドレスの受信が可能なため、従来の半導体メモリ装置に比べてアドレスピンの数が減少し、余分なピンを電源電圧又は接地電圧と接続することにより、半導体メモリ装置の動作速度を増加させることができる。

システムクロックＨＣＬＫの立ち上がりエッジ、又はシステムクロックＨＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期化して入力された書き込みコマンドＷＲ及びアドレスＡ１、Ａ２に対応して出力されるデータＱ０〜Ｑ７は、システムクロックＨＣＬＫの２倍の周波数を有する出力基準クロックＲＥＦ＿ＣＬＫに対応して、書き込みコマンドＷＲの入力後、書き込みレイテンシＷＬ（待ち時間）が経過すると、データパッドＤＱ［０：３１］を介して入力される。上述のように、システムクロックＨＣＬＫの１周期あたり４つのデータを入力するため、システムクロックＨＣＬＫではない、別のクロック、すなわち、出力基準クロックＲＥＦ＿ＣＬＫをデータ入力の基準として用いる。

読み出し動作の場合、Ｔ１１の時間において、読み出しコマンドＲＤと共に、アドレスＡ１’、Ａ２’が入力されることにより、ＧＤＤＲ５半導体メモリ装置は、内部動作を実行し、読み出しコマンドＲＤの入力後、読み出しレイテンシＲＬが経過すると、アドレスＡ１’、Ａ２’に対応するデータＱ０〜Ｑ７を、データパッドＤＱ［０：３１］を介して出力する。読み出し動作の場合も、書き込み動作と同様に、システムクロックＨＣＬＫの１周期に２つのアドレスを受信し、アドレスに対応するデータを、システムクロックＨＣＬＫの１周期に４つずつ出力する。

書き込み動作及び読み出し動作から明らかなように、ＧＤＤＲ５半導体メモリ装置は、コマンド及びアドレスの入出力のためのクロック及びデータ入出力のためのクロック、すなわち、２つのクロックを用い、これら２つのクロックは、互いに異なる周波数を有する。具体的には、コマンド及びアドレスの入出力のためのクロックが、データ入出力のためのクロックに比べて１／２倍の周波数を有する。これにより、読み出し動作及び書き込み動作において、コマンドの入力とデータの入出力との時間差、すなわち、読み出しレイテンシ及び書き込みレイテンシを常に正常に保つためには、データ入出力のためのクロックを分周し、コマンド及びアドレスの入出力のためのクロックと同じ位相になるように調整しなければならない。

図２は、図１に示す半導体メモリ装置の読み出し動作時における内部動作を具体的に説明するためのタイミング図である。

図示のように、読み出しコマンドＲＤは、アドレスＡ１、Ａ２と共に、システムクロックＨＣＬＫに同期化して、Ｔ１の時間にて半導体メモリ装置に入力される。半導体メモリ装置は、システムクロックＨＣＬＫの２倍の周波数を有するデータ出力クロックＷＣＬＫを用いてデータを出力し、データ出力クロックＷＣＬＫを１／２に分周し、分周された出力クロックＷＣＬＫ＿ＤＶ０、ＷＣＬＫ＿ＤＶ１を生成する。

半導体メモリ装置は、読み出しコマンドＲＤをデコードして内部読み出しコマンドＩＣＭＤを生成する。ここで、データを出力するための内部読み出しコマンドＩＣＭＤは、システムクロックＨＣＬＫではない、データ出力クロックＷＣＬＫを基準として半導体メモリ装置の内部回路で認識される。同図を参照すると、内部読み出しコマンドＩＣＭＤを認識するための読み出しコマンドストローブ信号（ＲＥＡＤ ＣＯＭＭＡＮＤ ＳＴＲＯＢＥ）は、システムクロックＨＣＬＫではない、分周された出力クロックＷＣＬＫ＿ＤＶ０、ＷＣＬＫ＿ＤＶ１に同期化している。分周された出力クロックＷＣＬＫ＿ＤＶ０、ＷＣＬＫ＿ＤＶ１は、システムクロックＨＣＬＫの２倍の周波数を有するデータ出力クロックＷＣＬＫを１／２に分周したため、システムクロックＨＣＬＫと同じ周期を有する。しかし、図示のように、分周された出力クロックは、システムクロックＨＣＬＫと同じ位相でもあり得（ＷＣＬＫ＿ＤＶ０）、システムクロックＨＣＬＫと異なる位相でもあり得る（ＷＣＬＫ＿ＤＶ１）。

分周された出力クロックＷＣＬＫ＿ＤＶ０、ＷＣＬＫ＿ＤＶ１の立ち上がりエッジに同期化して発生した読み出しコマンドストローブ信号により、分周された出力クロックＷＣＬＫ＿ＤＶ０、ＷＣＬＫ＿ＤＶ１の位相がシステムクロックＨＣＬＫと同じか異なるかによって、半導体メモリ装置の読み出しレイテンシＲＬ１、ＲＬ２が変更可能である。つまり、読み出しコマンドＲＤの入力後、読み出しコマンドＲＤに対応するデータが出力されるまでの時間は、分周された出力クロックＷＣＬＫ＿ＤＶ０、ＷＣＬＫ＿ＤＶ１とシステムクロックＨＣＬＫとの位相によって変化し得る。図示の読み出しレイテンシの差（ＲＬ２−ＲＬ１）は、結局、データ出力クロックＷＣＬＫを１／２に分周したときに生じ得るものであり、これは、半導体メモリ装置の安定した動作を保障する信頼性を損なうことになる。

半導体メモリ装置の性能を規定する仕様によって定義されている読み出しレイテンシ及び書き込みレイテンシは、状況によって変動される場合、半導体メモリ装置を備えたシステムの動作にエラーを生じ得る。したがって、安定した動作を保障するためには、半導体メモリ装置は、読み出しコマンド及び書き込みコマンドの入力後、データの出力にかかる時間である読み出しレイテンシ及び書き込みレイテンシを常に一定に保たなければならない。

そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、互いに異なる周波数を有する複数の基準クロックを用いる半導体メモリ装置において、基準クロックを分周して周波数及び位相を等しくすることにより、半導体メモリ装置の内部動作が既設定のレイテンシ（ｌａｔｅｎｃｙ：待ち時間）を保障して実行できるようにすることにある。

本発明は、第１基準クロックと第２分周基準クロックとの位相を比較し、その結果を出力する位相検出部と、該位相検出部の出力に対応して、第２基準クロックを一定比で分周して位相を調整し、前記第１基準クロックと同じ位相の前記第２分周基準クロックを生成する位相調整分周部とを備える半導体メモリ装置を提供する。

また、本発明は、互いに異なる周波数を有する複数の基準クロックと、該複数の基準クロックの周波数を等しくした後に位相を比較し、差がある場合、位相を補正して同じ位相を有するように調整することにより、動作のレイテンシを常に一定にするクロック調整回路とを備える半導体メモリ装置を提供する。

更に、本発明は、互いに異なる周波数を有する複数の基準クロックに対応して、アドレスを入力し、かつ、データを入出力するステップと、前記複数の基準クロックの周波数を等しくした後に位相を比較し、差がある場合、位相を補正して同じ位相を有するように調整することにより、動作のレイテンシを常に一定にするステップとを含む半導体メモリ装置の動作方法を提供する。

本発明は、互いに異なる周波数を有する複数の基準クロックを用いる半導体メモリ装置において、複数の基準クロックの位相差による内部動作のレイテンシが変化することを防ぐため、基準クロックを分周して位相を検出した後、差がある場合、それを補償できるようにする。これにより、本発明は、互いに異なる周波数を有する複数の基準クロックに同期して実行される複数の内部動作を含む読み出し動作及び書き込み動作が実行されても、複数の基準クロックを同じ周波数を有することができるように分周して比較し、位相を等しくすることにより、それぞれの内部動作が互いに異なる基準クロックを用いても、外部からみたとき、常に一定のレイテンシを有することができるようにする。これは、半導体メモリ装置の動作の信頼性を高める。更に、半導体メモリ装置の外部では、常に同一のレイテンシを有する読み出し動作及び書き込み動作を期待することができる。

以下、本発明の属する技術分野における通常の知識を有する者が、本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付の図面を参照して本発明の好ましい実施形態を詳細に説明する。

図３は、本発明の一実施形態に係る半導体メモリ装置内のクロック調整回路を説明するためのブロック図である。

図示のように、半導体メモリ装置内のクロック調整回路は、位相検出制御部１００と、位相検出部２００と、位相調整分周部３００とを備えている。位相検出部２００は、第１基準クロックＨＣＬＫと第２分周基準クロックＷＣＬＫ／２との位相を比較し、その結果を出力する。具体的には、位相検出部２００は、位相調整分周部３００が第２基準クロックＷＣＬＫを分周する際に位相を反転させるか否かを知らせる反転制御信号ＲＥＶＥＲＳＥを出力する。位相検出部２００から出力された反転制御信号ＲＥＶＥＲＳＥに応じて、位相調整分周部３００は、第２基準クロックＷＣＬＫを一定比で分周して位相を調整し、出力される第２分周基準クロックＷＣＬＫ／２の位相を第１基準クロックＨＣＬＫと等しくする。このような位相検出部２００及び位相調整分周部３００は、外部コマンドに対応して制御信号を出力する位相検出制御部１００によって制御される。

ここで、第１基準クロックＨＣＬＫは、外部から伝達されるコマンド及びアドレスを受信するために用いられる基準クロックであり、第２基準クロックＷＣＬＫは、外部コマンド及びアドレスに対応するデータを入出力するために用いられる基準クロックである。例えば、ＧＤＤＲ５半導体メモリ装置の場合、システムクロックの立ち上がりエッジ及び立ち下がりエッジに対応してアドレスを受信し、システムクロックの１周期あたり２つのアドレスを受信するが、それに対応するデータは、システムクロックの１周期あたり４つずつ入出力される。本発明においても、第１基準クロックＨＣＬＫをシステムクロック、第２基準クロックＷＣＬＫをデータ入出力のためのクロックとして仮定すると、第１基準クロックＨＣＬＫの周波数は、第２基準クロックの周波数ＷＣＬＫの１／２になり得る。この場合、位相調整分周部３００は、第２基準クロックＷＣＬＫを１／２に分周し、第１基準クロックＨＣＬＫと同じ周波数の第２分周基準クロックＷＣＬＫ／２を生成する。

図３において、位相検出部２００及び位相調整分周部３００を制御する位相検出制御部１００は、図示のように、半導体メモリ装置内に別途に備えられるものとして説明しているが、本発明の他の実施形態では、位相検出制御部１００の代わりとして、半導体メモリ装置内の動作モードを決定するモードレジスタセット（ＭＲＳ）によって制御することもできる。また、通常動作ではない、テスト動作時においても、テスト信号を受信してデコードし、位相検出部２００及び位相調整分周部３００がイネーブル（活性化）できるように設計可能である。

図４は、図３に示す半導体メモリ装置の動作を説明するためのタイミング図である。

図示のように、半導体メモリ装置において、位相検出部２００は、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとを比較し、位相が等しい場合は、反転制御信号ＲＥＶＥＲＳＥをアクティブにせず、逆に、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとの位相が等しくない場合は、反転制御信号ＲＥＶＥＲＳＥをアクティブにして位相を変化できるようにした。

同図に示す２つのタイミング図のうち、左タイミング図は、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとの位相が等しい場合であり、右タイミング図は、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとの位相が等しくない場合である。位相が等しい場合は、位相検出部２００内の比較結果信号ＰＤＯＵＴが論理ハイレバルになり、逆に、位相が等しくない場合は、比較結果信号ＰＤＯＵＴが論理ローレベルになる。

図５は、図３に示す位相検出部２００を説明するための回路図である。

図示のように、位相検出部２００は、第２分周基準クロックＷＣＬＫ／２を遅延させる遅延部２２０と、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとの位相を比較し、その比較値を出力する第１フリップフロップ２４０と、第１フリップフロップ２４０の出力を反転する第１インバータ２６０とを備える。本発明の実施形態では、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとの位相が同期化しているか否かを判断するため、第１フリップフロップ２４０に入力される信号を一定時間だけ遅延させるために第２分周基準クロックＷＣＬＫ／２を遅延させる遅延部２２０を備えているが、他の実施形態では、同期化の有無を確認するため、第１基準クロックＨＣＬＫを遅延させることもできる。

仮に、位相調整分周部３００から出力された第２分周基準クロックＷＣＬＫ／２の位相が第１基準クロックＨＣＬＫに同期化していれば、第１フリップフロップ２４０は、論理ハイレバルの比較結果信号ＰＤＯＵＴを出力する。しかし、第２分周基準クロックＷＣＬＫ／２の位相が第１基準クロックＨＣＬＫに同期化していなければ、第１フリップフロップ２４０は、論理ローレベルの比較結果信号ＰＤＯＵＴを出力する。比較結果信号ＰＤＯＵＴは、第１インバータ２６０によって反転され、反転制御信号ＲＥＶＥＲＳＥとして出力される。

図６Ａは、図３に示す位相調整分周部３００を説明するための回路図である。

図示のように、位相調整分周部３００は、位相検出制御部１００の出力に対応してイネーブルされ、位相検出部２００から出力される反転制御信号ＲＥＶＥＲＳＥを入力とし、第２基準クロックＷＣＬＫに同期化させて出力する第２フリップフロップ３２０と、第２フリップフロップ３２０の出力と第２分周基準クロックＷＣＬＫ／２との排他的ＮＯＲ（ＸＮＯＲ）演算を行う第１論理ゲート３６０と、第１論理ゲート３６０の出力を第２基準クロックＷＣＬＫに同期化させて出力し、第２分周基準クロックＷＣＬＫ／２として出力する第３フリップフロップ３４０とを備える。

位相調整分周部３００は、位相検出部２００からの反転制御信号ＲＥＶＥＲＳＥを入力とし、出力された第２分周基準クロックＷＣＬＫ／２をフィードバックして排他的ＮＯＲ演算を行うことにより、第２分周基準クロックＷＣＬＫ／２の位相を反転することができる。仮に、反転制御信号ＲＥＶＥＲＳＥが論理ローレベル（非アクティブ）の場合は、第１論理ゲート３６０がインバータとして動作する。逆に、反転制御信号ＲＥＶＥＲＳＥが論理ハイレバル（アクティブ）の場合は、第１論理ゲート３６０が状態を維持させるバッファとして動作することから、フィードバックされた第２分周基準クロックＷＣＬＫ／２は、第３フリップフロップ３４０により、位相が反転された状態で出力される。

図６Ｂは、図６Ａに示す位相調整分周部３００の動作を説明するためのタイミング図である。

図示のように、第１論理ゲート３６０は、第２フリップフロップ３２０の出力とフィードバックされた第２分周基準クロックＷＣＬＫ／２との排他的ＮＯＲ演算を行うことにより、ノードＡで位相が変化する。

つまり、分周されて出力されるクロックの位相を反転しようとする場合、１周期分だけの幅を有する論理ハイレバルのパルスを位相調整分周部３００に入力すると、排他的ＮＯＲ演算を行う第１論理ゲート３６０によって位相を反転することができる。結局、位相検出部２００からの第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとが同期化していないとの判断結果が出ると、位相調整分周部３００の出力を変更させることができる。

図７は、図３に示す位相検出制御部１００を説明するための回路図である。

図示のように、位相検出制御部１００は、コマンド信号ＣＭＤを反転する第２インバータ１６０と、第１基準クロックＨＣＬＫをＮ周期の間カウントした後に出力するカウンタ１２０と、第２インバータ１６０及びカウンタ１２０の出力に対応して、位相検出部２００及び位相調整分周部３００を制御するイネーブル信号ＥＮを出力するＮＡＮＤラッチ１４０とを備える。

上述のように、位相検出制御部１００の動作は、モードレジスタセット（ＭＲＳ）に類似しているため、コマンド信号ＣＭＤをデコードしてイネーブル信号ＥＮを生成し得るモードレジスタセット（ＭＲＳ）への代替が可能である。また、テストモードでイネーブルする場合も、位相検出部２００及び位相調整分周部３００をイネーブルして基準クロックの位相を調整した後、ディセーブル（無効化）させて、安定したレイテンシを有するように半導体メモリ装置の動作を維持することができる。

図８は、本発明の他の実施形態に係る半導体メモリ装置内のクロック調整回路を説明するためのブロック図である。

図示のように、半導体メモリ装置は、位相検出部２００Ａと、フィルタ部４００と、位相調整分周部３００Ａとを備える。ここで、位相検出部２００Ａ及び位相調整分周部３００Ａは、図３に示す位相検出部２００及び位相調整分周部３００と同様に構成され得る対応要素であって、詳細な説明は省略する。

フィルタ部４００は、第１基準クロックＨＣＬＫのＮ周期の間、位相検出部２００Ａから出力された比較結果をフィルタリングして出力する（Ｎは自然数）。具体的には、位相検出部２００Ａでの比較結果、第２分周基準クロックＷＣＬＫ／２と第１基準クロックＨＣＬＫとの位相が一定期間異なる場合、出力される反転制御信号ＲＥＶＥＲＳＥが論理ハイレバルで同じ値を維持すると、その値を位相調整分周部３００Ａに出力する。

図９は、図８に示すフィルタ部４００を説明するための回路図である。

図示のように、フィルタ部４００は、位相検出部２００Ａの出力を入力とし、第１基準クロックＨＣＬＫに同期して出力する第４フリップフロップ４２０と、イネーブル信号ＥＮに対応してアクティブになり、第４フリップフロップ４２０の出力を入力とし、第１基準クロックＨＣＬＫに同期して出力する第５フリップフロップ４４０と、位相検出部２００Ａと第４フリップフロップ４２０及び第５フリップフロップ４４０との出力をＮＡＮＤ演算する第２論理ゲート４６０と、第２論理ゲート４６０の出力を反転する第１インバータ４８０とを備える。

フィルタ部４００は、位相検出部２００Ａの出力を入力とし、一定期間、第２分周基準クロックＷＣＬＫ／２の位相が第１基準クロックＨＣＬＫと異なる場合、すなわち、反転制御信号ＲＥＶＥＲＳＥが、一定期間、同じ値で入力されると、反転フィルタリング信号ＲＥＶＥＲＳＥＯＵＴをアクティブにする。デジタルフィルタの特性を有するフィルタ部４００は、３回の比較結果（すなわち、反転制御信号ＲＥＶＥＲＳＥ）を累積して反転フィルタリング信号ＲＥＶＥＲＳＥＯＵＴの活性化の有無を決定することが示されている。フィルタ部４００により、半導体メモリ装置は、無視できる程度の誤差にも敏感に反応することで動作の信頼性を損なうことを防ぎ、また、基準クロックの位相を変化させることで動作の信頼性を高めることができる。

結局、第１基準クロックＨＣＬＫの任意の周期の間、このような比較結果信号ＰＤＯＵＴを出力し続け、位相が依然として等しくないために比較結果信号ＰＤＯＵＴが論理ローレベルを維持すると、論理ハイレバルの反転制御信号ＲＥＶＥＲＳＥが位相検出部２００Ａから出力された後、フィルタリングを経て、論理ハイレバルの反転フィルタリング信号ＲＥＶＥＲＳＥＯＵＴが位相調整分周部３００Ａに伝達される。本発明の実施形態では、フィルタ部４００が３周期間の比較結果をフィルタリングしたが、他の実施形態では、状況によって変更可能である。

図１０は、図８に示す半導体メモリ装置の動作を説明するためのタイミング図である。

図示のように、半導体メモリ装置は、第１基準クロックＨＣＬＫの２倍の周波数を有する第２基準クロックＷＣＬＫ、ＷＣＬＫ＃を有しており、リセット信号ＲＥＳＥＴが論理ローレベルで非アクティブになると、位相調整分周部３００Ａは、第２基準クロックＷＣＬＫ、ＷＣＬＫ＃を１／２に分周し、第１基準クロックＨＣＬＫと同じ周波数の第２分周基準クロックＷＣＬＫ／＿ＤＶ、ＷＣＬＫ＿ＤＶ＃を出力する。

外部からコマンドが入力されると、コマンドをデコードした信号ＡＰＣＤ＿ＣＭＤがアクティブになり、位相検出制御部１００により、一定期間、イネーブル信号ＥＮがアクティブになる。位相検出部２００Ａで第１基準クロックＨＣＬＫと第２分周基準クロックＷＣＬＫ／２とを比較し、その比較結果を反転制御信号ＲＥＶＥＲＳＥと共に出力する。フィルタ部４００は、一定期間、同じ値の反転制御信号ＲＥＶＥＲＳＥが入力され続けると、位相反転のための反転フィルタリング信号ＲＥＶＥＲＳＥＯＵＴを出力する。位相調整分周部３００Ａでは、反転フィルタリング信号ＲＥＶＥＲＳＥＯＵＴに対応して、出力される第２分周基準クロックＷＣＬＫ／２の位相を反転させる。

上述のように、互いに異なる周波数を有する複数の基準クロックを用いる半導体メモリ装置でも、複数の基準クロックを分周して位相を等しくすることにより、読み出し動作及び書き込み動作が常に一定のレイテンシを有して実行可能である。したがって、半導体メモリ装置の外部では、常に一定の動作を期待することができるため、システムの動作の信頼性が向上する。

本発明に係る半導体メモリ装置は、外部から入力されるコマンドに対して、互いに異なる周波数を有する複数の基準クロックを用いて内部動作が実行されても、既設定のレイテンシを保障して安定した動作を維持し、かつ、信頼性を高めることができるメリットがある。

また、本発明に係る半導体メモリ装置は、外部コマンドに対応して内部で実行される複数の内部動作に対して、それぞれの基準クロックを用いる場合も、それぞれの基準クロックの周波数を等しくするため、分周した後に比較し、位相差がある場合、それを補償することにより、外部コマンドに対する一定のレイテンシを有することができるため、内部構造や、入出力データ及び信号の要求条件が変わっても、それに応じた設計変更により安定した動作を保障することができる。

以上、本発明は、上記した実施形態及び添付の図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であることが、本発明の属する技術分野における通常の知識を有する者にとって自明である。

最近提案されている半導体メモリ装置の動作を説明するためのタイミング図である。 図１に示す半導体メモリ装置の読み出し動作時における内部動作を具体的に説明するためのタイミング図である。 本発明の一実施形態に係る半導体メモリ装置内のクロック調整回路を説明するためのブロック図である。 図３に示す半導体メモリ装置の動作を説明するためのタイミング図である。 図３に示す位相検出部を説明するための回路図である。 図３に示す位相調整分周部を説明するための回路図である。 図６Ａに示す位相調整分周部の動作を説明するためのタイミング図である。 図３に示す位相検出制御部を説明するための回路図である。 本発明の他の実施形態に係る半導体メモリ装置内のクロック調整回路を説明するためのブロック図である。 図８に示すフィルタ部を説明するための回路図である。 図８に示す半導体メモリ装置の動作を説明するためのタイミング図である。

Claims (25)

1. 第１基準クロックと第２基準クロックを分周した第２分周基準クロックとの位相を比較し、その結果を出力する位相検出部と、
   該位相検出部の出力に対応して、前記第２基準クロックを一定比で分周して位相を調整し、前記第１基準クロックと同じ位相の前記第２分周基準クロックを生成する位相調整分周部と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記第１基準クロックが、外部から伝達されるコマンド及びアドレスを受信するための基準クロックであり、前記第２基準クロックが、前記コマンド及びアドレスに対応するデータを入出力するための基準クロックであることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記第１基準クロックの周波数が、前記第２基準クロックの周波数の１／２であり、前記位相調整分周部が、前記第２基準クロックを１／２に分周し、前記第１基準クロックと同じ周波数の前記第２分周基準クロックを生成することを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記位相検出部は、
   前記第２分周基準クロックを遅延させる遅延部と、
   前記第２分周基準クロックと前記第１基準クロックとの位相を比較し、その比較値を出力する第１フリップフロップと、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記位相検出部の出力をＮ周期の間フィルタリングするフィルタ部を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記フィルタ部は、
   前記位相検出制御部の出力に対応してイネーブルされ、前記第１フリップフロップの出力を入力とし、第１基準クロックに同期して出力する第２フリップフロップと、
   前記位相検出制御部の出力に対応してイネーブルされ、前記第２フリップフロップの出力を入力とし、第１基準クロックに同期して出力する第３フリップフロップと、
   前記第１フリップフロップ〜第３フリップフロップの出力をＮＡＮＤ演算する第１論理ゲートと、
   該第１論理ゲートの出力を反転する第１インバータと、
   を備えることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記位相調整分周部は、
   前記位相検出制御部の出力に対応してイネーブルされ、前記位相検出部の出力を入力とし、第２基準クロックに同期化させて出力する第１フリップフロップと、
   該第１フリップフロップの出力と前記第２分周基準クロックとの排他的ＮＯＲ演算を行う第１論理ゲートと、
   該第１論理ゲートの出力を前記第２基準クロックに同期化させて出力し、前記第２分周基準クロックとして出力する第２フリップフロップと、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
8. 外部コマンドに対応して前記位相検出部を制御する位相検出制御部を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
9. 前記位相検出制御部は、
   前記外部コマンドを反転する第１インバータと、
   第１基準クロックを一定周期の間カウントした後に出力するカウンタと、
   前記インバータ及び前記カウンタの出力に対応して、前記位相検出部及び前記位相調整分周部を制御する信号を出力するＮＡＮＤラッチと、
   を備えることを特徴とする請求項８に記載の半導体メモリ装置。
10. テストコマンドに対応して前記位相検出部をイネーブルする制御部を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
11. 外部コマンドをデコードして前記位相検出部を制御するモードレジスタセット（ＭＲＳ）を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
12. 互いに異なる周波数を有する複数の基準クロックと、
    該複数の基準クロックの周波数を等しくした後に位相を比較し、差がある場合、位相を補正して同じ位相を有するように調整することにより、動作のレイテンシを一定にするクロック調整回路と、
    を備えることを特徴とする半導体メモリ装置。
13. 前記複数の基準クロックが、外部から伝達される外部コマンド及びアドレスを受信するための第１基準クロックと、当該コマンド及びアドレスに対応するデータを入出力するための第２基準クロックとを含むことを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記第１基準クロックの周波数が、前記第２基準クロックの周波数の１／２であり、前記位相調整分周部が、前記第２基準クロックを１／２に分周し、前記第１基準クロックと同じ周波数の前記第２分周基準クロックを生成することを特徴とする請求項１３に記載の半導体メモリ装置。
15. 前記第１基準クロックと第２基準クロックを分周した第２分周基準クロックとの位相を比較し、その結果を出力する位相検出部と、
    該位相検出部の出力に対応して、前記第２基準クロックを一定比で分周して位相を調整し、前記第１基準クロックと同じ位相の前記第２分周基準クロックを生成する位相調整分周部と、
    を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
16. 前記位相検出部は、
    前記第２分周基準クロックを遅延させる遅延部と、
    前記第２分周基準クロックと前記第１基準クロックとの位相を比較し、その比較値を出力する第１フリップフロップと、
    を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
17. 前記位相検出部の出力をＮ周期の間フィルタリングするフィルタ部を更に備えることを特徴とする請求項１５に記載の半導体メモリ装置。
18. 前記フィルタ部は、
    前記位相検出制御部の出力に対応してイネーブルされ、前記第１フリップフロップの出力を入力とし、第１基準クロックに同期して出力する第２フリップフロップと、
    前記位相検出制御部の出力に対応してイネーブルされ、前記第２フリップフロップの出力を入力とし、第１基準クロックに同期して出力する第３フリップフロップと、
    前記第１フリップフロップ〜第３フリップフロップの出力をＮＡＮＤ演算する第１論理ゲートと、
    該第１論理ゲートの出力を反転する第１インバータと、
    を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
19. 前記位相調整分周部は、
    前記位相検出制御部の出力に対応してイネーブルされ、前記位相検出部の出力を入力とし、第２基準クロックに同期化させて出力する第１フリップフロップと、
    該第１フリップフロップの出力と前記第２分周基準クロックとの排他的ＮＯＲ演算を行う第１論理ゲートと、
    該第１論理ゲートの出力を前記第２基準クロックに同期化させて出力し、前記第２分周基準クロックとして出力する第２フリップフロップと、
    を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
20. 外部コマンド又はテストコマンドに対応して前記位相検出部を制御する位相検出制御部を更に備えることを特徴とする請求項１５に記載の半導体メモリ装置。
21. 前記位相検出制御部は、
    コマンド信号を反転する第１インバータと、
    第１基準クロックを一定周期の間カウントした後に出力するカウンタと、
    前記インバータ及び前記カウンタの出力に対応して、前記位相検出部及び前記位相調整分周部を制御する信号を出力するＮＡＮＤラッチと、
    を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
22. 外部コマンドをデコードして前記位相検出部を制御するモードレジスタセット（ＭＲＳ）を更に備えることを特徴とする請求項１５に記載の半導体メモリ装置。
23. 互いに異なる周波数を有する複数の基準クロックに対応して、アドレスを入力し、かつ、データを入出力するステップと、
    前記複数の基準クロックの周波数を等しくした後に位相を比較し、差がある場合、位相を補正して同じ位相を有するように調整することにより、動作のレイテンシを一定にするステップと、
    を含むことを特徴とする半導体メモリ装置の動作方法。
24. 前記複数の基準クロックが、外部から伝達される外部コマンド及びアドレスを受信するための第１基準クロックと、前記コマンド及びアドレスに対応するデータを入出力するための第２基準クロックとを含むことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
25. 前記動作のレイテンシを一定にするステップは、
    前記第１基準クロックと第２分周基準クロックとの位相を比較し、その結果を出力するステップと、
    前記位相検出部の出力に対応して、前記第２基準クロックを一定比で分周して位相を調整し、前記第１基準クロックと同じ位相の前記第２分周基準クロックを生成するステップと、
    前記外部コマンドに対応して前記位相検出部を制御するステップと、
    を含むことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。

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