JPH11112335A - 位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路 - Google Patents
位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路Info
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- JPH11112335A JPH11112335A JP9274905A JP27490597A JPH11112335A JP H11112335 A JPH11112335 A JP H11112335A JP 9274905 A JP9274905 A JP 9274905A JP 27490597 A JP27490597 A JP 27490597A JP H11112335 A JPH11112335 A JP H11112335A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 位相比較を行うデータとクロックとの繰返し
周波数が異なる場合、特にクロックの繰返し周波数がデ
ータのクロック情報による繰返し周波数の１／２である
場合に両信号の位相を比較できるようにする。 【解決手段】 入力されるデータをＶＣＯクロックＣＬ
Ｋで取込むＦ／Ｆ１の出力ａを、クロックＣＬＫの反転
クロックＣＬＫ´を用いて１／２クロック遅延させるＦ
／Ｆ２の出力をｂとする。入力データと出力ａとの排他
的論理和をとって出力ｃとする。出力ａと出力ｂとの排
他的論理和をとって出力ｅとする。出力ｂと出力ｅとの
論理積をとって出力ｆとする。出力ｃと出力ｆとの論理
積を進相信号７０として導出する。出力ｃの反転信号で
ある出力ｄと出力ｆとの論理積を遅相信号８０として導
出する。
周波数が異なる場合、特にクロックの繰返し周波数がデ
ータのクロック情報による繰返し周波数の１／２である
場合に両信号の位相を比較できるようにする。 【解決手段】 入力されるデータをＶＣＯクロックＣＬ
Ｋで取込むＦ／Ｆ１の出力ａを、クロックＣＬＫの反転
クロックＣＬＫ´を用いて１／２クロック遅延させるＦ
／Ｆ２の出力をｂとする。入力データと出力ａとの排他
的論理和をとって出力ｃとする。出力ａと出力ｂとの排
他的論理和をとって出力ｅとする。出力ｂと出力ｅとの
論理積をとって出力ｆとする。出力ｃと出力ｆとの論理
積を進相信号７０として導出する。出力ｃの反転信号で
ある出力ｄと出力ｆとの論理積を遅相信号８０として導
出する。
Description
【０００１】
【発明の属する技術分野】本発明は位相比較回路に関
し、特に位相同期ループ（ＰＬＬ；Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）等に用いる位相比較回路に関する。
し、特に位相同期ループ（ＰＬＬ；Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）等に用いる位相比較回路に関する。
【０００２】
【従来の技術】現在、高速なシリアルデータ伝送システ
ムの実現に向けた研究、開発が盛んに行われている。シ
リアルデータを確実に受信するためには、シリアルデー
タを受信する回路で使われるクロック信号とシリアルデ
ータとの間で同期がとれていなければならない。
ムの実現に向けた研究、開発が盛んに行われている。シ
リアルデータを確実に受信するためには、シリアルデー
タを受信する回路で使われるクロック信号とシリアルデ
ータとの間で同期がとれていなければならない。
【０００３】伝送されるＮＲＺ（Ｎｏ Ｒｅｔｕｒｎ
ｔｏ Ｚｅｒｏ）信号等のディジタルシリアル信号デー
タには、その信号が作成された時に使われたクロックの
繰返し周波数に関する情報（以下、クロック情報と呼
ぶ）が潜在的に含まれている。シリアルデータと受信回
路のクロックとの同期を確実にとるためには、受信する
回路で使われるクロックを、受信するシリアルデータを
用いて作成することが望ましい。
ｔｏ Ｚｅｒｏ）信号等のディジタルシリアル信号デー
タには、その信号が作成された時に使われたクロックの
繰返し周波数に関する情報（以下、クロック情報と呼
ぶ）が潜在的に含まれている。シリアルデータと受信回
路のクロックとの同期を確実にとるためには、受信する
回路で使われるクロックを、受信するシリアルデータを
用いて作成することが望ましい。
【０００４】以上のように、伝送システムを構築する上
でクロック再生回路は必須な回路である。このクロック
再生回路は、装置の小型化、低価格化等の観点から、集
積回路上のＰＬＬで実現することが多い。
でクロック再生回路は必須な回路である。このクロック
再生回路は、装置の小型化、低価格化等の観点から、集
積回路上のＰＬＬで実現することが多い。
【０００５】一般にＰＬＬは、図６に示されているよう
な、位相比較回路６１、ループフィルタ６２及び電圧制
御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉ
ｌａｔｏｒ；以下、ＶＣＯと呼ぶ）６３によって構成さ
れる。
な、位相比較回路６１、ループフィルタ６２及び電圧制
御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉ
ｌａｔｏｒ；以下、ＶＣＯと呼ぶ）６３によって構成さ
れる。
【０００６】位相比較回路６１は、入力データ６０とＶ
ＣＯ６３の出力６４との位相を比較して進相信号及び遅
相信号を出力する回路である。
ＣＯ６３の出力６４との位相を比較して進相信号及び遅
相信号を出力する回路である。
【０００７】ループフィルタ６２は、内部に時定数回路
を有し、位相比較回路６１から出力される進相信号及び
遅相信号によってその時定数回路の容量を充電するので
ある。そして、この充電電圧でＶＣＯ６３の発振周波数
を制御するのである。
を有し、位相比較回路６１から出力される進相信号及び
遅相信号によってその時定数回路の容量を充電するので
ある。そして、この充電電圧でＶＣＯ６３の発振周波数
を制御するのである。
【０００８】従来、ＰＬＬに用いる位相比較回路は、例
えば、アイ・トリプル・イー・トランザクジョンズ・オ
ン・エレクトロン・デバイセス、第ＥＤ―３２巻、第１
２号（Ｃｈａｒｌｅｓ Ｒ．Ｈｏｇｇｅ；ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＥＶＩＣＥＳ，ＶＯＬ．ＥＤ―３２，ＮＯ．１２，ＤＥ
ＣＥＭＢＥＲ １９８５）に示されている。
えば、アイ・トリプル・イー・トランザクジョンズ・オ
ン・エレクトロン・デバイセス、第ＥＤ―３２巻、第１
２号（Ｃｈａｒｌｅｓ Ｒ．Ｈｏｇｇｅ；ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＥＶＩＣＥＳ，ＶＯＬ．ＥＤ―３２，ＮＯ．１２，ＤＥ
ＣＥＭＢＥＲ １９８５）に示されている。
【０００９】この位相比較回路６１は、図７に示されて
いるような構成になっている。すなわち、入力データ６
０の遷移点を検出する立上り及び立下り遷移点検出回路
７１と、この検出結果と入力データ６０との位相差を判
定する位相差判定回路７２とを含んで構成されており、
進相信号及び遅相信号を送出するものである。この位相
比較回路６１は、データとクロックとの位相比較を行い
ながらクロックによるデータの識別ができるという利点
を有している。
いるような構成になっている。すなわち、入力データ６
０の遷移点を検出する立上り及び立下り遷移点検出回路
７１と、この検出結果と入力データ６０との位相差を判
定する位相差判定回路７２とを含んで構成されており、
進相信号及び遅相信号を送出するものである。この位相
比較回路６１は、データとクロックとの位相比較を行い
ながらクロックによるデータの識別ができるという利点
を有している。
【００１０】かかる位相比較回路のより詳細な構成が図
８に示されている。図８中のフリップフロップ（以下、
Ｆ／Ｆと呼ぶ）１及び２と、排他的論理和ゲート（ＥＸ
ＯＲ）４とが図７中の立上り及び立下り遷移点検出回路
７１に対応する。また、図８中のＥＸＯＲ３が図７中の
位相差判定回路７２に対応する。なお、Ｆ／Ｆ１及びＦ
／Ｆ２は、共に、周知のＤ型フリップフロップを利用し
て構成するものとする。
８に示されている。図８中のフリップフロップ（以下、
Ｆ／Ｆと呼ぶ）１及び２と、排他的論理和ゲート（ＥＸ
ＯＲ）４とが図７中の立上り及び立下り遷移点検出回路
７１に対応する。また、図８中のＥＸＯＲ３が図７中の
位相差判定回路７２に対応する。なお、Ｆ／Ｆ１及びＦ
／Ｆ２は、共に、周知のＤ型フリップフロップを利用し
て構成するものとする。
【００１１】かかる構成において、Ｆ／Ｆ１は、ＶＣＯ
から送出されるクロック（以下、ＶＣＯクロックと呼
ぶ）ＣＬＫの立上り遷移点において入力データ６０を取
込んで保持し、Ｑ端子から出力ａとして送出する。Ｆ／
Ｆ２は、ＶＣＯクロックＣＬＫを極性反転したクロック
ＣＬＫ´の立上り遷移点（クロックＣＬＫの立下り遷移
点）において出力ａを取込んで保持し、Ｑ端子から出力
ｂとして送出する。ＥＸＯＲ３は、入力データ６０とＦ
／Ｆ１の出力ａとの排他的論理和をとり、出力ｃとして
送出する。ＥＸＯＲ４は、Ｆ／Ｆ１の出力ａとＦ／Ｆ２
の出力ｂとの排他的論理和をとり、出力ｅとして送出す
る。
から送出されるクロック（以下、ＶＣＯクロックと呼
ぶ）ＣＬＫの立上り遷移点において入力データ６０を取
込んで保持し、Ｑ端子から出力ａとして送出する。Ｆ／
Ｆ２は、ＶＣＯクロックＣＬＫを極性反転したクロック
ＣＬＫ´の立上り遷移点（クロックＣＬＫの立下り遷移
点）において出力ａを取込んで保持し、Ｑ端子から出力
ｂとして送出する。ＥＸＯＲ３は、入力データ６０とＦ
／Ｆ１の出力ａとの排他的論理和をとり、出力ｃとして
送出する。ＥＸＯＲ４は、Ｆ／Ｆ１の出力ａとＦ／Ｆ２
の出力ｂとの排他的論理和をとり、出力ｅとして送出す
る。
【００１２】ＥＸＯＲ３の出力ｃは、位相が進んでいる
ことを示す進相信号としてループフィルタ（図６参照）
に出力される。また、ＥＸＯＲ４の出力ｅは、位相が遅
れていることを示す遅相信号としてループフィルタ（図
６参照）に出力される。
ことを示す進相信号としてループフィルタ（図６参照）
に出力される。また、ＥＸＯＲ４の出力ｅは、位相が遅
れていることを示す遅相信号としてループフィルタ（図
６参照）に出力される。
【００１３】
【発明が解決しようとする課題】シリアルデータ伝送シ
ステムにおいて、伝送するデータの情報量を多くするた
めには、伝送速度を上げることが有効となる。しかしな
がら、伝送データの伝送速度は、送受信回路を集積化し
ているＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）の動作速度、すなわちＬＳ
Ｉを構成する半導体デバイスの動作速度によって制限さ
れる。したがって、従来の回路において伝送速度を向上
させるためには、半導体デバイスの素子性能を向上させ
る必要がある。
ステムにおいて、伝送するデータの情報量を多くするた
めには、伝送速度を上げることが有効となる。しかしな
がら、伝送データの伝送速度は、送受信回路を集積化し
ているＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）の動作速度、すなわちＬＳ
Ｉを構成する半導体デバイスの動作速度によって制限さ
れる。したがって、従来の回路において伝送速度を向上
させるためには、半導体デバイスの素子性能を向上させ
る必要がある。
【００１４】そこで、例えば、アイ・トリプル・イー・
ジャーナル・オブ・ソリッドスデイト・サーキット、第
３１巻、第１２号（Ｃｈｉｈ―Ｋｏｎｇ Ｋｅｎ Ｙａ
ｎｇ，ａｎｄ Ｍａｒｋ Ａ． Ｈｏｒｏｗｉｔｚ；
ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ―ＳＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．１２，Ｄ
ＥＣＥＭＢＥＲ １９９６）に示されているような技術
が用いられている。この技術は、クロック周波数として
データの伝送速度よりも小さなものを用いる並列化構成
を用いて、素子性能を向上させることなくデータの伝送
速度を向上させる技術がである。
ジャーナル・オブ・ソリッドスデイト・サーキット、第
３１巻、第１２号（Ｃｈｉｈ―Ｋｏｎｇ Ｋｅｎ Ｙａ
ｎｇ，ａｎｄ Ｍａｒｋ Ａ． Ｈｏｒｏｗｉｔｚ；
ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ―ＳＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．１２，Ｄ
ＥＣＥＭＢＥＲ １９９６）に示されているような技術
が用いられている。この技術は、クロック周波数として
データの伝送速度よりも小さなものを用いる並列化構成
を用いて、素子性能を向上させることなくデータの伝送
速度を向上させる技術がである。
【００１５】しかしながら、並列化するｂｉｔ数を多く
すると位相の異なるクロックを正確に制御する必要があ
り、これは非常に困難である。加えて、並列化するｂｉ
ｔ数が多くなると回路規模が大きくなり、消費電力の増
大を招く。
すると位相の異なるクロックを正確に制御する必要があ
り、これは非常に困難である。加えて、並列化するｂｉ
ｔ数が多くなると回路規模が大きくなり、消費電力の増
大を招く。
【００１６】そこで、並列化構成の中でも最も並列化が
行われない、クロック周波数がデータ伝送周波数の１／
２であるシリアルデータを２ｂｉｔのパラレルデータに
並列化する並列化構成は、クロック制御も簡単で回路規
模も大きくならず消費電力の増加も抑制できる。このた
め、かかる並列化構成は、素子性能を向上しないで高速
なデータ伝送速度を得る有効な手段となる。
行われない、クロック周波数がデータ伝送周波数の１／
２であるシリアルデータを２ｂｉｔのパラレルデータに
並列化する並列化構成は、クロック制御も簡単で回路規
模も大きくならず消費電力の増加も抑制できる。このた
め、かかる並列化構成は、素子性能を向上しないで高速
なデータ伝送速度を得る有効な手段となる。
【００１７】このように、データの伝送速度、すなわち
データのクロック情報とデータを受信する回路で用いら
れるクロックの繰返し周波数とが異なる場合において
も、前述したように、伝送されてくるデータを確実に受
信するためにはデータとクロックとのクロック同士の同
期を正確にとっておくことが必要である。
データのクロック情報とデータを受信する回路で用いら
れるクロックの繰返し周波数とが異なる場合において
も、前述したように、伝送されてくるデータを確実に受
信するためにはデータとクロックとのクロック同士の同
期を正確にとっておくことが必要である。
【００１８】前述した従来の位相比較回路では、データ
のクロック情報とデータ受信回路で用いられるクロック
の周波数とが同一の場合は正常に両者の位相比較を行う
ことができる。しかしながら、データのクロック情報の
１／２の繰返し周波数のクロックを用いてデータを抽出
したい場合等、データとその受信回路におけるクロック
との繰返し周波数が異なる場合は、位相を比較すること
ができない。
のクロック情報とデータ受信回路で用いられるクロック
の周波数とが同一の場合は正常に両者の位相比較を行う
ことができる。しかしながら、データのクロック情報の
１／２の繰返し周波数のクロックを用いてデータを抽出
したい場合等、データとその受信回路におけるクロック
との繰返し周波数が異なる場合は、位相を比較すること
ができない。
【００１９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は、位相比較を
行うデータとクロックとの繰返し周波数が異なる場合、
特にクロックの繰返し周波数がデータのクロック情報に
よる繰返し周波数の１／２である場合に両信号の位相を
比較できるようにすることである。
るためになされたものであり、その目的は、位相比較を
行うデータとクロックとの繰返し周波数が異なる場合、
特にクロックの繰返し周波数がデータのクロック情報に
よる繰返し周波数の１／２である場合に両信号の位相を
比較できるようにすることである。
【００２０】
【課題を解決するための手段】本発明による位相比較回
路は、入力データに同期したデータクロックの繰返し周
波数の略１／２の繰返し周波数を有する第１のクロック
の遷移タイミングで前記入力データを一時保持する第１
の保持回路と、前記第１のクロックを反転した第２のク
ロックの遷移タイミングで前記第１の保持回路の出力デ
ータを保持する第２の保持回路と、前記第１の保持回路
の出力データと前記入力データとの位相を比較する第１
の比較手段と、前記第１の保持回路の出力データと前記
第２の保持回路の出力データとの位相を比較する第２の
比較手段とを含み、前記第１の比較手段及び前記第２の
比較手段における比較結果を位相比較結果として導出す
るようにしたことを特徴とする。
路は、入力データに同期したデータクロックの繰返し周
波数の略１／２の繰返し周波数を有する第１のクロック
の遷移タイミングで前記入力データを一時保持する第１
の保持回路と、前記第１のクロックを反転した第２のク
ロックの遷移タイミングで前記第１の保持回路の出力デ
ータを保持する第２の保持回路と、前記第１の保持回路
の出力データと前記入力データとの位相を比較する第１
の比較手段と、前記第１の保持回路の出力データと前記
第２の保持回路の出力データとの位相を比較する第２の
比較手段とを含み、前記第１の比較手段及び前記第２の
比較手段における比較結果を位相比較結果として導出す
るようにしたことを特徴とする。
【００２１】本発明による位相同期ループ回路は、上記
位相比較回路と、この位相比較回路の位相比較結果に応
じて発振周波数を変化せしめる発振手段とを含み、前記
発振手段の発振出力に同期したクロックを前記第１のク
ロックとして前記位相比較手段に帰還するようにしたこ
とを特徴とする。
位相比較回路と、この位相比較回路の位相比較結果に応
じて発振周波数を変化せしめる発振手段とを含み、前記
発振手段の発振出力に同期したクロックを前記第１のク
ロックとして前記位相比較手段に帰還するようにしたこ
とを特徴とする。
【００２２】本発明によるシリアル―パラレル変換回路
は、シリアル入力データに同期したデータクロックの繰
返し周波数の略１／２の繰返し周波数を有する第１のク
ロックの遷移タイミングで前記入力データを一時保持す
る第１の保持回路と、前記第１のクロックを反転した第
２のクロックの遷移タイミングで前記第１の保持回路の
出力データを保持する第２の保持回路と、前記第２のク
ロックの遷移タイミングで前記入力データを保持する第
３の保持回路とを含むＮ個（Ｎは正の整数、以下同じ）
のデータ保持回路と、前記Ｎ個のデータ保持回路のうち
の少なくとも１つに設けられ、前記第１の保持回路の出
力データと前記入力データとの位相を比較する第１の比
較手段と、前記第１の保持回路の出力データと前記第２
の保持回路の出力データとの位相を比較する第２の比較
手段とを含む比較回路と、前記第１のクロックを、前記
Ｎ個のデータ保持回路に対して等間隔の位相差で与える
クロック制御回路と、を含み、前記Ｎ個のデータ保持回
路の第２及び第３の保持回路の出力データをパラレルデ
ータとして導出し、前記比較回路の前記第１の比較手段
及び前記第２の比較手段における比較結果を位相比較結
果として導出するようにしたことを特徴とする。
は、シリアル入力データに同期したデータクロックの繰
返し周波数の略１／２の繰返し周波数を有する第１のク
ロックの遷移タイミングで前記入力データを一時保持す
る第１の保持回路と、前記第１のクロックを反転した第
２のクロックの遷移タイミングで前記第１の保持回路の
出力データを保持する第２の保持回路と、前記第２のク
ロックの遷移タイミングで前記入力データを保持する第
３の保持回路とを含むＮ個（Ｎは正の整数、以下同じ）
のデータ保持回路と、前記Ｎ個のデータ保持回路のうち
の少なくとも１つに設けられ、前記第１の保持回路の出
力データと前記入力データとの位相を比較する第１の比
較手段と、前記第１の保持回路の出力データと前記第２
の保持回路の出力データとの位相を比較する第２の比較
手段とを含む比較回路と、前記第１のクロックを、前記
Ｎ個のデータ保持回路に対して等間隔の位相差で与える
クロック制御回路と、を含み、前記Ｎ個のデータ保持回
路の第２及び第３の保持回路の出力データをパラレルデ
ータとして導出し、前記比較回路の前記第１の比較手段
及び前記第２の比較手段における比較結果を位相比較結
果として導出するようにしたことを特徴とする。
【００２３】要するに、入力データに同期したデータク
ロックの繰返し周波数の略１／２の繰返し周波数を有す
るクロックの遷移タイミングで入力データを一時保持す
る第１の保持回路と、そのクロックを反転したクロック
の遷移タイミングで第１の保持回路の出力データを保持
する第２の保持回路とを設け、第１の保持回路の出力デ
ータと入力データ、第１及び第２の保持回路の出力デー
タ、の位相を夫々比較しその比較結果を出力することに
よって、入力される一方の信号が間欠的なパルス信号の
ＮＲＺ信号であり、かつ、他方のクロック信号の周波数
がＮＲＺ信号の周波数の１／２である場合においても、
２つの信号の位相を比較することができるのである。
ロックの繰返し周波数の略１／２の繰返し周波数を有す
るクロックの遷移タイミングで入力データを一時保持す
る第１の保持回路と、そのクロックを反転したクロック
の遷移タイミングで第１の保持回路の出力データを保持
する第２の保持回路とを設け、第１の保持回路の出力デ
ータと入力データ、第１及び第２の保持回路の出力デー
タ、の位相を夫々比較しその比較結果を出力することに
よって、入力される一方の信号が間欠的なパルス信号の
ＮＲＺ信号であり、かつ、他方のクロック信号の周波数
がＮＲＺ信号の周波数の１／２である場合においても、
２つの信号の位相を比較することができるのである。
【００２４】そして、この位相比較回路を用いてＰＬＬ
を構成でき、またシリアル―パラレル変換回路を構成す
ることができるのである。
を構成でき、またシリアル―パラレル変換回路を構成す
ることができるのである。
【００２５】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２６】図２は本実施形態による位相比較回路の構
成を示すブロック図である。同図において、本実施形態
による位相比較回路は、立下り遷移点検出回路２１と、
位相差判定回路２２とを含んで構成されており、進相信
号及び遅相信号を送出するものである。
成を示すブロック図である。同図において、本実施形態
による位相比較回路は、立下り遷移点検出回路２１と、
位相差判定回路２２とを含んで構成されており、進相信
号及び遅相信号を送出するものである。
【００２７】かかる位相比較回路のより詳細な構成が図
１に示されている。同図において、図８と同等部分は同
一符号により示されており、その部分の詳細な説明は省
略する。
１に示されている。同図において、図８と同等部分は同
一符号により示されており、その部分の詳細な説明は省
略する。
【００２８】図１において、２つのＦ／Ｆ１及びＦ／Ｆ
２と、ＥＸＯＲ４と、論理積ゲート（ＡＮＤ）６とが図
２に示されている立下り遷移点検出回路２１に対応す
る。また、ＥＸＯＲ３と、インバータ（ＩＮＶ）５と、
ＡＮＤ７及びＡＮＤ８とが図２に示されている位相差判
定回路２２に対応する。
２と、ＥＸＯＲ４と、論理積ゲート（ＡＮＤ）６とが図
２に示されている立下り遷移点検出回路２１に対応す
る。また、ＥＸＯＲ３と、インバータ（ＩＮＶ）５と、
ＡＮＤ７及びＡＮＤ８とが図２に示されている位相差判
定回路２２に対応する。
【００２９】すなわち、立下り遷移点検出回路２１は、
外部入力信号である入力データ６０を内部信号であるＶ
ＣＯクロックＣＬＫでラッチして取込むＦ／Ｆ１と、こ
のＦ／Ｆ１の出力ａをＶＣＯクロックＣＬＫを極性反転
したクロックＣＬＫ´で取込むことによって１／２クロ
ック分遅延させるＦ／Ｆ２と、入力データ６０とＦ／Ｆ
１の出力ａとの排他的論理和をとるＥＸＯＲ３と、Ｆ／
Ｆ１の出力ａとＦ／Ｆ２の出力ｂとの排他的論理和をと
るＥＸＯＲ４とを含んで構成されている。なお、Ｆ／Ｆ
１及びＦ／Ｆ２は、共に、周知のＤ型フリップフロップ
を利用して構成するものとする。
外部入力信号である入力データ６０を内部信号であるＶ
ＣＯクロックＣＬＫでラッチして取込むＦ／Ｆ１と、こ
のＦ／Ｆ１の出力ａをＶＣＯクロックＣＬＫを極性反転
したクロックＣＬＫ´で取込むことによって１／２クロ
ック分遅延させるＦ／Ｆ２と、入力データ６０とＦ／Ｆ
１の出力ａとの排他的論理和をとるＥＸＯＲ３と、Ｆ／
Ｆ１の出力ａとＦ／Ｆ２の出力ｂとの排他的論理和をと
るＥＸＯＲ４とを含んで構成されている。なお、Ｆ／Ｆ
１及びＦ／Ｆ２は、共に、周知のＤ型フリップフロップ
を利用して構成するものとする。
【００３０】また、位相差判定回路２２は、ＥＸＯＲ３
の出力を極性反転した否定出力を発生するインバータ
（ＩＮＶ）５と、Ｆ／Ｆ２の出力とＥＸＯＲ４の出力と
の論理積をとるＡＮＤ６と、ＥＸＯＲ３の出力とＡＮＤ
６の出力との論理積をとることにより進相信号７０を出
力するＡＮＤ７と、ＩＮＶ５の出力とＡＮＤ６の出力と
の論理積をとることにより遅相信号８０を出力するＡＮ
Ｄ８とを含んで構成されている。
の出力を極性反転した否定出力を発生するインバータ
（ＩＮＶ）５と、Ｆ／Ｆ２の出力とＥＸＯＲ４の出力と
の論理積をとるＡＮＤ６と、ＥＸＯＲ３の出力とＡＮＤ
６の出力との論理積をとることにより進相信号７０を出
力するＡＮＤ７と、ＩＮＶ５の出力とＡＮＤ６の出力と
の論理積をとることにより遅相信号８０を出力するＡＮ
Ｄ８とを含んで構成されている。
【００３１】かかる構成において、Ｆ／Ｆ１は、そのデ
ータ入力端子に入力データであるＮＲＺデータを入力
し、クロック入力端子にＶＣＯクロックＣＬＫを入力す
る。そしてＦ／Ｆ１は、ＮＲＺデータをＶＣＯクロック
ＣＬＫに同期させたデータである出力ａを、出力端子か
ら送出する。
ータ入力端子に入力データであるＮＲＺデータを入力
し、クロック入力端子にＶＣＯクロックＣＬＫを入力す
る。そしてＦ／Ｆ１は、ＮＲＺデータをＶＣＯクロック
ＣＬＫに同期させたデータである出力ａを、出力端子か
ら送出する。
【００３２】本例においては、ＶＣＯクロックＣＬＫの
繰返し周波数はＮＲＺデータのクロック情報による繰返
し周波数のほぼ１／２であるものとする。このため、出
力ａはＮＲＺデータとはならず、ＶＣＯクロックの立上
り時にＦ／Ｆ１に入力されるＮＲＺデータがＶＣＯクロ
ックＣＬＫに同期した信号として出力される。
繰返し周波数はＮＲＺデータのクロック情報による繰返
し周波数のほぼ１／２であるものとする。このため、出
力ａはＮＲＺデータとはならず、ＶＣＯクロックの立上
り時にＦ／Ｆ１に入力されるＮＲＺデータがＶＣＯクロ
ックＣＬＫに同期した信号として出力される。
【００３３】Ｆ／Ｆ２は、そのデータ入力端子にＦ／Ｆ
１の出力ａを入力し、クロック入力端子にＶＣＯクロッ
クＣＬＫを極性反転したクロックＣＬＫ´を入力する。
そしてＦ／Ｆ２は、Ｆ／Ｆ１の出力ａをＶＣＯクロック
ＣＬＫの１／２クロック分遅延させたデータである出力
ｂを、出力端子から送出する。この出力ｂは、クロック
に同期したデータＤとして外部に出力される。
１の出力ａを入力し、クロック入力端子にＶＣＯクロッ
クＣＬＫを極性反転したクロックＣＬＫ´を入力する。
そしてＦ／Ｆ２は、Ｆ／Ｆ１の出力ａをＶＣＯクロック
ＣＬＫの１／２クロック分遅延させたデータである出力
ｂを、出力端子から送出する。この出力ｂは、クロック
に同期したデータＤとして外部に出力される。
【００３４】ＥＸＯＲ３は、入力されるＮＲＺデータと
Ｆ／Ｆ１の出力ａとの排他的論理和をとり出力ｃを送出
する。これにより、出力ｃには入力されるＮＲＺデータ
とＶＣＯクロックＣＬＫとの位相誤差の情報が含まれる
こととなる。
Ｆ／Ｆ１の出力ａとの排他的論理和をとり出力ｃを送出
する。これにより、出力ｃには入力されるＮＲＺデータ
とＶＣＯクロックＣＬＫとの位相誤差の情報が含まれる
こととなる。
【００３５】ＥＸＯＲ４はＦ／Ｆ１の出力ａとＦ／Ｆ２
の出力ｂとの排他的論理和をとり、出力ｅを送出する。
出力ｅはＶＣＯクロックに同期したＦ／Ｆ１の出力ａの
遷移点を示す信号となる。
の出力ｂとの排他的論理和をとり、出力ｅを送出する。
出力ｅはＶＣＯクロックに同期したＦ／Ｆ１の出力ａの
遷移点を示す信号となる。
【００３６】ＡＮＤ６は、ＥＸＯＲ４の出力ｅとＦ／Ｆ
２の出力ｂとの論理積をとっており、出力ｆを送出す
る。これにより、出力ｆにはＦ／Ｆ１の出力ａの“１”
から“０”への立下り遷移点のみを示す信号となる。
２の出力ｂとの論理積をとっており、出力ｆを送出す
る。これにより、出力ｆにはＦ／Ｆ１の出力ａの“１”
から“０”への立下り遷移点のみを示す信号となる。
【００３７】ＡＮＤ７は、ＡＮＤ６の出力ｆとＥＸＯＲ
３の出力ｃとの論理積をとっており、進相信号７０を出
力する。これは入力データとＶＣＯクロックとの位相誤
差の情報を含むＦ／Ｆ１の出力ａの中で、位相誤差部分
だけを取り出すことができるようにしているのである。
３の出力ｃとの論理積をとっており、進相信号７０を出
力する。これは入力データとＶＣＯクロックとの位相誤
差の情報を含むＦ／Ｆ１の出力ａの中で、位相誤差部分
だけを取り出すことができるようにしているのである。
【００３８】ＡＮＤ８は、ＡＮＤ６の出力ｆとＥＸＯＲ
３の出力ｃを極性反転するＩＮＶ５の出力ｄとの論理積
をとっており、遅相信号８０を出力する。
３の出力ｃを極性反転するＩＮＶ５の出力ｄとの論理積
をとっており、遅相信号８０を出力する。
【００３９】ここで、本発明の位相比較回路の動作につ
いて図３のタイミングチャートを参照して説明する。同
図には、図１中の主要信号が示されている。
いて図３のタイミングチャートを参照して説明する。同
図には、図１中の主要信号が示されている。
【００４０】例えば図３中の符号ｇによって示されてい
るような、Ｆ／Ｆ１の出力ａが連続して“１”となる領
域に着目する。かかる領域等では、符号ｈによって示さ
れているように、ＥＸＯＲ３の出力ｃに位相誤差以外の
入力データ成分が現れてしまう。出力ｃにおいて位相誤
差を含んでいるのは、符号ｉによって示されているよう
なＦ／Ｆ１の出力ａが“１”から“０”へ変化する遷移
点だけである。
るような、Ｆ／Ｆ１の出力ａが連続して“１”となる領
域に着目する。かかる領域等では、符号ｈによって示さ
れているように、ＥＸＯＲ３の出力ｃに位相誤差以外の
入力データ成分が現れてしまう。出力ｃにおいて位相誤
差を含んでいるのは、符号ｉによって示されているよう
なＦ／Ｆ１の出力ａが“１”から“０”へ変化する遷移
点だけである。
【００４１】そこで、本例では、その位相誤差のみを抽
出するようにＥＸＯＲ４及びＡＮＤ６を用いて作成され
る出力ｆを用いることによって、出力ａに含まれる位相
誤差だけを抽出しているのである。なお、ＡＮＤ６の出
力ｆとＥＸＯＲ３の出力ｃを極性反転するＩＮＶ５の出
力ｄとの論理積を、ＡＮＤ８においてとっており、ＡＮ
Ｄ８から遅相信号８０が出力される。
出するようにＥＸＯＲ４及びＡＮＤ６を用いて作成され
る出力ｆを用いることによって、出力ａに含まれる位相
誤差だけを抽出しているのである。なお、ＡＮＤ６の出
力ｆとＥＸＯＲ３の出力ｃを極性反転するＩＮＶ５の出
力ｄとの論理積を、ＡＮＤ８においてとっており、ＡＮ
Ｄ８から遅相信号８０が出力される。
【００４２】ところで、同図中のの場合やの場合
は、進相信号７０のパルス幅と遅相信号８０のパルス幅
とが異なる。このため、クロックにジッタが生じた場合
には、データを正しく取込める可能性が低い。
は、進相信号７０のパルス幅と遅相信号８０のパルス幅
とが異なる。このため、クロックにジッタが生じた場合
には、データを正しく取込める可能性が低い。
【００４３】一方、同図中のの場合は、進相信号７０
のパルス幅と遅相信号８０のパルス幅とが等しい。この
ため、クロックにジッタが生じた場合でも、データを正
しく取込める可能性が高い。すなわち、進相信号７０と
遅相信号８０とが同一パルス幅となるときは、位相比較
回路に入力される２つの信号の同期がとれており、ＶＣ
ＯクロックはＮＲＺデータの中心で遷移することにな
る。よって、ＶＣＯから発生されるクロックによってＮ
ＲＺ信号を確実に識別することができるのである。
のパルス幅と遅相信号８０のパルス幅とが等しい。この
ため、クロックにジッタが生じた場合でも、データを正
しく取込める可能性が高い。すなわち、進相信号７０と
遅相信号８０とが同一パルス幅となるときは、位相比較
回路に入力される２つの信号の同期がとれており、ＶＣ
ＯクロックはＮＲＺデータの中心で遷移することにな
る。よって、ＶＣＯから発生されるクロックによってＮ
ＲＺ信号を確実に識別することができるのである。
【００４４】以上のように、本回路では、入力される一
方の信号が間欠的なパルス信号のＮＲＺ信号であり、か
つ、他方のクロック信号の周波数がＮＲＺ信号の周波数
の１／２である場合においても、２つの信号の位相を比
較することができるのである。よって、本位相比較回路
を用いてＰＬＬを構成すれば、入力されるデータに確実
に同期しているクロックを得ることができるのである。
方の信号が間欠的なパルス信号のＮＲＺ信号であり、か
つ、他方のクロック信号の周波数がＮＲＺ信号の周波数
の１／２である場合においても、２つの信号の位相を比
較することができるのである。よって、本位相比較回路
を用いてＰＬＬを構成すれば、入力されるデータに確実
に同期しているクロックを得ることができるのである。
【００４５】ここで、本回路のより具体的な利用例につ
いて説明する。図４は、図１に示されている位相比較回
路を利用したシリアル―パラレル変換回路の具体的な構
成例を示すブロック図であり、図１と同等部分は同一符
号により示されている。同図には、シリアルデータを２
ビットのパラレルデータに変換する変換回路が示されて
いる。
いて説明する。図４は、図１に示されている位相比較回
路を利用したシリアル―パラレル変換回路の具体的な構
成例を示すブロック図であり、図１と同等部分は同一符
号により示されている。同図には、シリアルデータを２
ビットのパラレルデータに変換する変換回路が示されて
いる。
【００４６】同図に示されているように、本回路は、Ｆ
／Ｆ１―１、Ｆ／Ｆ２―１及びＦ／Ｆ１―２からなるデ
ータ保持回路と、クロックＣＬＫ１をＦ／Ｆ１―１に、
クロックＣＬＫ１の反転クロックであるクロックＣＬＫ
１´をＦ／Ｆ２―１に、クロックＣＬＫ２をＦ／Ｆ１―
２に、夫々与えるクロック発生器４０とを含んで構成さ
れている。なお、Ｆ／Ｆ１―１及びＦ／Ｆ２―１並びに
Ｆ／Ｆ１―２は、全て周知のＤ型フリップフロップを利
用して構成するものとする。
／Ｆ１―１、Ｆ／Ｆ２―１及びＦ／Ｆ１―２からなるデ
ータ保持回路と、クロックＣＬＫ１をＦ／Ｆ１―１に、
クロックＣＬＫ１の反転クロックであるクロックＣＬＫ
１´をＦ／Ｆ２―１に、クロックＣＬＫ２をＦ／Ｆ１―
２に、夫々与えるクロック発生器４０とを含んで構成さ
れている。なお、Ｆ／Ｆ１―１及びＦ／Ｆ２―１並びに
Ｆ／Ｆ１―２は、全て周知のＤ型フリップフロップを利
用して構成するものとする。
【００４７】ここで、クロック発生器４０から出力され
るクロックＣＬＫ１とクロックＣＬＫ２とは、位相差が
互いに１／２周期ずれているものとする。つまり、クロ
ックＣＬＫ１とクロックＣＬＫ２とは、互いに等しい位
相差を有していることになる。なお、クロックＣＬＫ２
は、クロックＣＬＫ１´と実質的に同一の信号であるの
で、クロックＣＬＫ２の代わりにクロックＣＬＫ１´を
Ｆ／Ｆ１―２に入力しても良い。
るクロックＣＬＫ１とクロックＣＬＫ２とは、位相差が
互いに１／２周期ずれているものとする。つまり、クロ
ックＣＬＫ１とクロックＣＬＫ２とは、互いに等しい位
相差を有していることになる。なお、クロックＣＬＫ２
は、クロックＣＬＫ１´と実質的に同一の信号であるの
で、クロックＣＬＫ２の代わりにクロックＣＬＫ１´を
Ｆ／Ｆ１―２に入力しても良い。
【００４８】第１の保持回路内のＦ／Ｆ２―１の出力は
データＤ１として、第２の保持回路内のＦ／Ｆ１―２の
出力はデータＤ２として、同一タイミングで夫々出力さ
れる。これらデータＤ１及びＤ２は、パラレルデータを
構成することになる。
データＤ１として、第２の保持回路内のＦ／Ｆ１―２の
出力はデータＤ２として、同一タイミングで夫々出力さ
れる。これらデータＤ１及びＤ２は、パラレルデータを
構成することになる。
【００４９】ところで、本回路は、入力データ６０とＦ
／Ｆ１―１の出力ａとの排他的論理和をとるＥＸＯＲ３
と、Ｆ／Ｆ１―１の出力ａとＦ／Ｆ２―１の出力ｂとの
排他的論理和をとるＥＸＯＲ４と、ＥＸＯＲ３の出力を
極性反転した否定出力を発生するＩＮＶ５と、Ｆ／Ｆ２
―１の出力とＥＸＯＲ４の出力との論理積をとるＡＮＤ
６と、ＥＸＯＲ３の出力とＡＮＤ６の出力との論理積を
とることにより進相信号７０を出力するＡＮＤ７と、Ｉ
ＮＶ５の出力とＡＮＤ６の出力との論理積をとることに
より遅相信号８０を出力するＡＮＤ８とを含んで構成さ
れている。
／Ｆ１―１の出力ａとの排他的論理和をとるＥＸＯＲ３
と、Ｆ／Ｆ１―１の出力ａとＦ／Ｆ２―１の出力ｂとの
排他的論理和をとるＥＸＯＲ４と、ＥＸＯＲ３の出力を
極性反転した否定出力を発生するＩＮＶ５と、Ｆ／Ｆ２
―１の出力とＥＸＯＲ４の出力との論理積をとるＡＮＤ
６と、ＥＸＯＲ３の出力とＡＮＤ６の出力との論理積を
とることにより進相信号７０を出力するＡＮＤ７と、Ｉ
ＮＶ５の出力とＡＮＤ６の出力との論理積をとることに
より遅相信号８０を出力するＡＮＤ８とを含んで構成さ
れている。
【００５０】要するに本回路は、Ｆ／Ｆ１―１及びＦ／
Ｆ２―１並びにＦ／Ｆ２―２からなるデータ保持回路を
含んで構成され、Ｆ／Ｆ１―１及びＦ／Ｆ２―１には上
述した各ゲート３〜８が付加されることによって位相比
較回路が構成されているのである。そして、その位相比
較結果は、データＤ１及びＤ２と共に、外部に出力され
るのである。
Ｆ２―１並びにＦ／Ｆ２―２からなるデータ保持回路を
含んで構成され、Ｆ／Ｆ１―１及びＦ／Ｆ２―１には上
述した各ゲート３〜８が付加されることによって位相比
較回路が構成されているのである。そして、その位相比
較結果は、データＤ１及びＤ２と共に、外部に出力され
るのである。
【００５１】このように、本例のシリアル―パラレル変
換回路は、入力されるシリアルデータをデータＤ１及び
Ｄ２からなる２ビットのパラレルデータに変換すること
ができるのである。
換回路は、入力されるシリアルデータをデータＤ１及び
Ｄ２からなる２ビットのパラレルデータに変換すること
ができるのである。
【００５２】図５は、図１に示されている位相比較回路
を利用したシリアル―パラレル変換回路の他の構成例を
示すブロック図であり、図１及び図４と同等部分は同一
符号により示されている。同図には、シリアルデータを
４ビットのパラレルデータに変換する変換回路が示され
ている。
を利用したシリアル―パラレル変換回路の他の構成例を
示すブロック図であり、図１及び図４と同等部分は同一
符号により示されている。同図には、シリアルデータを
４ビットのパラレルデータに変換する変換回路が示され
ている。
【００５３】同図に示されているように、本回路は、Ｆ
／Ｆ１―１及びＦ／Ｆ２―１並びにＦ／Ｆ１―２からな
る第１のデータ保持回路と、Ｆ／Ｆ１―３及びＦ／Ｆ２
―３並びにＦ／Ｆ１―４からなる第２のデータ保持回路
とを含んで構成されている。なお、図中のＦ／Ｆは、全
て周知のＤ型フリップフロップを利用して構成するもの
とする。
／Ｆ１―１及びＦ／Ｆ２―１並びにＦ／Ｆ１―２からな
る第１のデータ保持回路と、Ｆ／Ｆ１―３及びＦ／Ｆ２
―３並びにＦ／Ｆ１―４からなる第２のデータ保持回路
とを含んで構成されている。なお、図中のＦ／Ｆは、全
て周知のＤ型フリップフロップを利用して構成するもの
とする。
【００５４】また、本回路は、クロックＣＬＫ１をＦ／
Ｆ１―１に、クロックＣＬＫ１の反転クロックであるク
ロックＣＬＫ１´をＦ／Ｆ２―１及びＦ／Ｆ１―２に、
クロックＣＬＫ２をＦ／Ｆ１―３に、クロックＣＬＫ２
の反転クロックであるクロックＣＬＫ２´をＦ／Ｆ２―
３及びＦ／Ｆ１―４に、夫々与えるクロック発生器５０
を含んで構成されている。
Ｆ１―１に、クロックＣＬＫ１の反転クロックであるク
ロックＣＬＫ１´をＦ／Ｆ２―１及びＦ／Ｆ１―２に、
クロックＣＬＫ２をＦ／Ｆ１―３に、クロックＣＬＫ２
の反転クロックであるクロックＣＬＫ２´をＦ／Ｆ２―
３及びＦ／Ｆ１―４に、夫々与えるクロック発生器５０
を含んで構成されている。
【００５５】ここで、クロック発生器５０から出力され
るクロックＣＬＫ１とクロックＣＬＫ２とは、位相が互
いに１／４周期ずれているものとする。つまり、クロッ
クＣＬＫ１，クロックＣＬＫ１´，クロックＣＬＫ２，
クロックＣＬＫ２´は、互いに等しい位相差、すなわち
１／４周期ずつの位相差を有していることになる。
るクロックＣＬＫ１とクロックＣＬＫ２とは、位相が互
いに１／４周期ずれているものとする。つまり、クロッ
クＣＬＫ１，クロックＣＬＫ１´，クロックＣＬＫ２，
クロックＣＬＫ２´は、互いに等しい位相差、すなわち
１／４周期ずつの位相差を有していることになる。
【００５６】第１のデータ保持回路内のＦ／Ｆ２―１の
出力はデータＤ１として、第１のデータ保持回路内のＦ
／Ｆ１―２の出力はデータＤ３として、第２のデータ保
持回路内のＦ／Ｆ２―３の出力はデータＤ２として、第
２のデータ保持回路内のＦ／Ｆ１―４の出力はデータＤ
４として、夫々出力される。これらデータＤ１〜Ｄ４
は、パラレルデータを構成することになる。
出力はデータＤ１として、第１のデータ保持回路内のＦ
／Ｆ１―２の出力はデータＤ３として、第２のデータ保
持回路内のＦ／Ｆ２―３の出力はデータＤ２として、第
２のデータ保持回路内のＦ／Ｆ１―４の出力はデータＤ
４として、夫々出力される。これらデータＤ１〜Ｄ４
は、パラレルデータを構成することになる。
【００５７】ところで、図４の場合と同様に、本回路
も、ＥＸＯＲ３及び４と、ＩＮＶ５と、ＡＮＤ６〜８と
を含んで構成されている。要するに本回路は、Ｆ／Ｆ１
―１及びＦ／Ｆ２―１並びにＦ／Ｆ１―２からなる第１
のデータ保持回路と、Ｆ／Ｆ１―３及びＦ／Ｆ２―３並
びにＦ／Ｆ１―４からなる第２のデータ保持回路とを含
んで構成され、Ｆ／Ｆ１―１及びＦ／Ｆ２―１には上述
した各ゲート３〜８が付加されることによって位相比較
回路が構成されているのである。そして、その位相比較
結果は、データＤ１〜Ｄ４と共に、外部に出力されるの
である。このように、本例のシリアル―パラレル変換回
路は、入力されるシリアルデータをデータＤ１〜Ｄ４か
らなる４ビットのパラレルデータに変換することができ
るのである。
も、ＥＸＯＲ３及び４と、ＩＮＶ５と、ＡＮＤ６〜８と
を含んで構成されている。要するに本回路は、Ｆ／Ｆ１
―１及びＦ／Ｆ２―１並びにＦ／Ｆ１―２からなる第１
のデータ保持回路と、Ｆ／Ｆ１―３及びＦ／Ｆ２―３並
びにＦ／Ｆ１―４からなる第２のデータ保持回路とを含
んで構成され、Ｆ／Ｆ１―１及びＦ／Ｆ２―１には上述
した各ゲート３〜８が付加されることによって位相比較
回路が構成されているのである。そして、その位相比較
結果は、データＤ１〜Ｄ４と共に、外部に出力されるの
である。このように、本例のシリアル―パラレル変換回
路は、入力されるシリアルデータをデータＤ１〜Ｄ４か
らなる４ビットのパラレルデータに変換することができ
るのである。
【００５８】以下同様に、図４に示されているデータ保
持回路をＮ個（Ｎは正の整数）設け、そのうちの１つデ
ータ保持回路にのみ各ゲートを付加しておき互いに異な
る位相でシリアルデータを順次取込んで保持すれば、簡
単な構成でシリアルデータをパラレルデータに変換でき
るのである。
持回路をＮ個（Ｎは正の整数）設け、そのうちの１つデ
ータ保持回路にのみ各ゲートを付加しておき互いに異な
る位相でシリアルデータを順次取込んで保持すれば、簡
単な構成でシリアルデータをパラレルデータに変換でき
るのである。
【００５９】特に、Ｎ＝８であればシリアルデータを１
６ビットのパラレルデータに変換でき、またＮ＝１６で
あれば、シリアルデータを３２ビットのパラレルデータ
に変換できる。このように、ＭＰＵ（Ｍｉｃｒｏ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のデータバスの幅である
１６ビット又は３２ビットのパラレルデータに変換すれ
ば、本回路による変換後のパラレルデータをそのままＭ
ＰＵで取扱うことができるのである。
６ビットのパラレルデータに変換でき、またＮ＝１６で
あれば、シリアルデータを３２ビットのパラレルデータ
に変換できる。このように、ＭＰＵ（Ｍｉｃｒｏ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のデータバスの幅である
１６ビット又は３２ビットのパラレルデータに変換すれ
ば、本回路による変換後のパラレルデータをそのままＭ
ＰＵで取扱うことができるのである。
【００６０】
【発明の効果】以上説明したように本発明は、位相比較
回路に入力される一方の信号が間欠的なパルス信号のＮ
ＲＺ信号であり、かつ、他方のクロック信号の周波数が
ＮＲＺ信号の周波数の１／２である場合においても、２
つの信号の位相を比較することができるという効果があ
る。また、位相比較回路に入力される２つの信号の同期
がとれているとき、すなわち進相信号と遅相信号とが同
一パルス幅となるときは、ＶＣＯクロックはＮＲＺデー
タの中心で遷移することとなり、必ずＮＲＺ信号をＶＣ
Ｏから発生されるクロックによって確実に識別すること
ができるという効果がある。
回路に入力される一方の信号が間欠的なパルス信号のＮ
ＲＺ信号であり、かつ、他方のクロック信号の周波数が
ＮＲＺ信号の周波数の１／２である場合においても、２
つの信号の位相を比較することができるという効果があ
る。また、位相比較回路に入力される２つの信号の同期
がとれているとき、すなわち進相信号と遅相信号とが同
一パルス幅となるときは、ＶＣＯクロックはＮＲＺデー
タの中心で遷移することとなり、必ずＮＲＺ信号をＶＣ
Ｏから発生されるクロックによって確実に識別すること
ができるという効果がある。
【図１】本発明の実施の一形態による位相比較回路の詳
細な構成を示すブロック図である。
細な構成を示すブロック図である。
【図２】本発明の実施の一形態による位相比較回路の構
成を示すブロック図である。
成を示すブロック図である。
【図３】図１の位相比較回路の動作を示すタイムチャー
トである。
トである。
【図４】図１の位相比較回路を利用したシリアル―パラ
レル変換回路の一構成例を示すブロック図である。
レル変換回路の一構成例を示すブロック図である。
【図５】図１の位相比較回路を利用したシリアル―パラ
レル変換回路の他の構成例を示すブロック図である。
レル変換回路の他の構成例を示すブロック図である。
【図６】一般的な位相同期ループの構成を示すブロック
図である。
図である。
【図７】従来の位相比較回路の構成を示すブロック図で
ある。
ある。
【図８】従来の位相比較回路のより詳細な構成を示すブ
ロック図である。
ロック図である。
１，２，１―１〜１―４，２―１，２―３ フリップフ
ロップ ３，４ ＥＸＯＲ ５ インバータ ６〜８ ＡＮＤ
ロップ ３，４ ＥＸＯＲ ５ インバータ ６〜８ ＡＮＤ
Claims (7)
- 【請求項１】 入力データに同期したデータクロックの
繰返し周波数の略１／２の繰返し周波数を有する第１の
クロックの遷移タイミングで前記入力データを一時保持
する第１の保持回路と、前記第１のクロックを反転した
第２のクロックの遷移タイミングで前記第１の保持回路
の出力データを保持する第２の保持回路と、前記第１の
保持回路の出力データと前記入力データとの位相を比較
する第１の比較手段と、前記第１の保持回路の出力デー
タと前記第２の保持回路の出力データとの位相を比較す
る第２の比較手段とを含み、前記第１の比較手段及び前
記第２の比較手段における比較結果を位相比較結果とし
て導出するようにしたことを特徴とする位相比較回路。 - 【請求項２】 前記第１の比較手段における比較結果は
位相が進んでいることを示し、前記第２の比較手段にお
ける比較結果は位相が遅れていることを示すことを特徴
とする請求項１記載の位相比較回路。 - 【請求項３】 前記第１の保持回路は前記入力データを
前記第１のクロックの遷移タイミングで取込むフリップ
フロップであり、前記第２の保持回路は前記第１の保持
回路の出力データを前記第２のクロックの遷移タイミン
グで取込むフリップフロップであることを特徴とする請
求項１又は２記載の位相比較回路。 - 【請求項４】 請求項１〜３のいずれかに記載の位相比
較回路と、この位相比較回路の位相比較結果に応じて発
振周波数を変化せしめる発振手段とを含み、前記発振手
段の発振出力に同期したクロックを前記第１のクロック
として前記位相比較手段に帰還するようにしたことを特
徴とする位相同期ループ回路。 - 【請求項５】 シリアル入力データに同期したデータク
ロックの繰返し周波数の略１／２の繰返し周波数を有す
る第１のクロックの遷移タイミングで前記入力データを
一時保持する第１の保持回路と、前記第１のクロックを
反転した第２のクロックの遷移タイミングで前記第１の
保持回路の出力データを保持する第２の保持回路と、前
記第２のクロックの遷移タイミングで前記入力データを
保持する第３の保持回路とを含むＮ個（Ｎは正の整数、
以下同じ）のデータ保持回路と、 前記Ｎ個のデータ保持回路のうちの少なくとも１つに設
けられ、前記第１の保持回路の出力データと前記入力デ
ータとの位相を比較する第１の比較手段と、前記第１の
保持回路の出力データと前記第２の保持回路の出力デー
タとの位相を比較する第２の比較手段とを含む比較回路
と、 前記第１のクロックを、前記Ｎ個のデータ保持回路に対
して等間隔の位相差で与えるクロック制御回路と、 を含み、前記Ｎ個のデータ保持回路の第２及び第３の保
持回路の出力データをパラレルデータとして導出し、前
記比較回路の前記第１の比較手段及び前記第２の比較手
段における比較結果を位相比較結果として導出するよう
にしたことを特徴とするシリアル―パラレル変換回路。 - 【請求項６】 前記第１の比較手段における比較結果は
位相が進んでいることを示し、前記第２の比較手段にお
ける比較結果は位相が遅れていることを示すことを特徴
とする請求項５記載のシリアル―パラレル変換回路。 - 【請求項７】 前記第１の保持回路は前記入力データを
前記第１のクロックの遷移タイミングで取込むフリップ
フロップであり、前記第２の保持回路は前記第１の保持
回路の出力データを前記第２のクロックの遷移タイミン
グで取込むフリップフロップであり、前記第３の保持回
路は前記入力データを前記第２のクロックの遷移タイミ
ングで取込むフリップフロップであることを特徴とする
請求項５又は６記載のシリアル―パラレル変換回路。
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