JPH05219000A - フレーム同期型デマルチプレクサ回路 - Google Patents
フレーム同期型デマルチプレクサ回路Info
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- JPH05219000A JPH05219000A JP4016855A JP1685592A JPH05219000A JP H05219000 A JPH05219000 A JP H05219000A JP 4016855 A JP4016855 A JP 4016855A JP 1685592 A JP1685592 A JP 1685592A JP H05219000 A JPH05219000 A JP H05219000A
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- frame
- signals
- circuit
- frame synchronization
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Abstract
(57)【要約】
【目的】 本発明は、時分割多重化された信号をフレー
ム同期をとって分離するフレーム同期型デマルチプレク
サ回路に関し、冗長性のある信号を用いることが可能な
装置内や室内の近距離超高速伝送において、簡単な構成
でフレーム同期を取りながら多重分離を行うことを目的
とする。 【構成】 複数のチャネルでフレームを構成し、そのフ
レーム上の所定チャネルの信号が他の所定チャネルの信
号の反転信号になっている信号伝送形式で多重化された
信号を対応する出力端子に分離して出力するフレーム同
期型デマルチプレクサ回路において、フレーム同期時に
互いに反転した信号が取り出される出力端子の信号を監
視してそれらが一致したときにフレーム同期外れを検出
し、各チャネルと出力端子とを対応付けるフレーム同期
制御を行う出力一致監視回路を備えたことを特徴とす
る。
ム同期をとって分離するフレーム同期型デマルチプレク
サ回路に関し、冗長性のある信号を用いることが可能な
装置内や室内の近距離超高速伝送において、簡単な構成
でフレーム同期を取りながら多重分離を行うことを目的
とする。 【構成】 複数のチャネルでフレームを構成し、そのフ
レーム上の所定チャネルの信号が他の所定チャネルの信
号の反転信号になっている信号伝送形式で多重化された
信号を対応する出力端子に分離して出力するフレーム同
期型デマルチプレクサ回路において、フレーム同期時に
互いに反転した信号が取り出される出力端子の信号を監
視してそれらが一致したときにフレーム同期外れを検出
し、各チャネルと出力端子とを対応付けるフレーム同期
制御を行う出力一致監視回路を備えたことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重化された信
号をフレーム同期をとって分離するフレーム同期型デマ
ルチプレクサ回路に関する。特に、本発明は、ビット使
用効率の制限が比較的緩和できる装置内や室内の近距離
超高速伝送信号の多重分離に適するフレーム同期型デマ
ルチプレクサ回路に関する。
号をフレーム同期をとって分離するフレーム同期型デマ
ルチプレクサ回路に関する。特に、本発明は、ビット使
用効率の制限が比較的緩和できる装置内や室内の近距離
超高速伝送信号の多重分離に適するフレーム同期型デマ
ルチプレクサ回路に関する。
【０００２】
【従来の技術】従来の一般的なフレーム同期型デマルチ
プレクサ回路は、図６に示すように例えば１対４多重分
離（直並列変換）では、クロックＣＫを４分周したクロ
ックＣＫ／４を出力するとともに、リセット信号ＲＥＳ
によってリセットされるリセット入力付カウンタ６０
と、入力データＩＮをクロックＣＫに同期して順次取り
出すマスタ−スレーブＤフリップフロップ６１〜６４
と、それらをクロックＣＫ／４でラッチして出力するマ
スタ−スレーブＤフリップフロップ６５〜６８とにより
構成される。このようなデマルチプレクサ回路では、リ
セット入力付カウンタ６０にリセット信号ＲＥＳとして
与える同期用パルスのタイミングによってフレーム同期
がとられる。
プレクサ回路は、図６に示すように例えば１対４多重分
離（直並列変換）では、クロックＣＫを４分周したクロ
ックＣＫ／４を出力するとともに、リセット信号ＲＥＳ
によってリセットされるリセット入力付カウンタ６０
と、入力データＩＮをクロックＣＫに同期して順次取り
出すマスタ−スレーブＤフリップフロップ６１〜６４
と、それらをクロックＣＫ／４でラッチして出力するマ
スタ−スレーブＤフリップフロップ６５〜６８とにより
構成される。このようなデマルチプレクサ回路では、リ
セット入力付カウンタ６０にリセット信号ＲＥＳとして
与える同期用パルスのタイミングによってフレーム同期
がとられる。
【０００３】しかし、一般にリセット入力付カウンタ
は、リセット入力無しのカウンタに比べて最高動作周波
数が２／３程度に低下することが知られており、これに
よってフレーム同期をとる構成では超高速伝送用には適
さない問題がある。また、仮にカウンタ性能を満足させ
ることができても、フレーム同期をとるための同期用パ
ルスを正確なタイミング（位相）で与える手段は、実現
が容易ではなかった。
は、リセット入力無しのカウンタに比べて最高動作周波
数が２／３程度に低下することが知られており、これに
よってフレーム同期をとる構成では超高速伝送用には適
さない問題がある。また、仮にカウンタ性能を満足させ
ることができても、フレーム同期をとるための同期用パ
ルスを正確なタイミング（位相）で与える手段は、実現
が容易ではなかった。
【０００４】一方、高速データを扱う局間用伝送装置で
は、図７に示す構成のフレーム同期型デマルチプレクサ
回路が用いられている。すなわち、まず入力データＩＮ
を非同期型の直並列変換回路７１を介してフレーム位相
を無視した分離を行う。分離された低速データと遅延回
路７２を介した１ビット前の低速データとから２フレー
ム相当のデータ列を作り、マトリックススイッチで構成
される切り替えスイッチ７３に入力する。また、フレー
ム検出回路７４は、その低速データからフレーム位相を
検出し、切り替えスイッチ７３を制御してビット位置の
入れ替えを行うことによりフレーム同期をとる。
は、図７に示す構成のフレーム同期型デマルチプレクサ
回路が用いられている。すなわち、まず入力データＩＮ
を非同期型の直並列変換回路７１を介してフレーム位相
を無視した分離を行う。分離された低速データと遅延回
路７２を介した１ビット前の低速データとから２フレー
ム相当のデータ列を作り、マトリックススイッチで構成
される切り替えスイッチ７３に入力する。また、フレー
ム検出回路７４は、その低速データからフレーム位相を
検出し、切り替えスイッチ７３を制御してビット位置の
入れ替えを行うことによりフレーム同期をとる。
【０００５】ところで、このような構成により超高速デ
ータには対応可能になってきたものの、ビット位置の入
れ替えに用いられる切り替えスイッチ７３の回路規模が
大きくなっていた。さらに、長距離伝送という用途から
信号伝送形式もビット使用効率を重視したものが使用さ
れてフレーム位相の検出が難しくなり、それに伴ってフ
レーム検出回路７４の構成も複雑になっていた。すなわ
ち、超高速データに対応できるフレーム同期型デマルチ
プレクサ回路は、切り替えスイッチ７３やフレーム検出
回路７４の影響によって大規模かつ高価なものになって
いた。
ータには対応可能になってきたものの、ビット位置の入
れ替えに用いられる切り替えスイッチ７３の回路規模が
大きくなっていた。さらに、長距離伝送という用途から
信号伝送形式もビット使用効率を重視したものが使用さ
れてフレーム位相の検出が難しくなり、それに伴ってフ
レーム検出回路７４の構成も複雑になっていた。すなわ
ち、超高速データに対応できるフレーム同期型デマルチ
プレクサ回路は、切り替えスイッチ７３やフレーム検出
回路７４の影響によって大規模かつ高価なものになって
いた。
【０００６】
【発明が解決しようとする課題】このように、従来のフ
レーム同期型デマルチプレクサ回路は、超高速伝送に適
さなかったり、あるいは超高速伝送には向くものの構成
が複雑かつ高価になる問題点があった。
レーム同期型デマルチプレクサ回路は、超高速伝送に適
さなかったり、あるいは超高速伝送には向くものの構成
が複雑かつ高価になる問題点があった。
【０００７】本発明は、冗長性のある信号を用いること
が可能な装置内や室内の近距離超高速伝送において、簡
単な構成でフレーム同期を取りながら多重分離を行うこ
とができるフレーム同期型デマルチプレクサ回路を提供
することを目的とする。
が可能な装置内や室内の近距離超高速伝送において、簡
単な構成でフレーム同期を取りながら多重分離を行うこ
とができるフレーム同期型デマルチプレクサ回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、複数のチャネルでフレームを構成し、そのフレーム
上の所定チャネルの信号が他の所定チャネルの信号の反
転信号になっている信号伝送形式で多重化された信号を
対応する出力端子に分離して出力するフレーム同期型デ
マルチプレクサ回路において、フレーム同期時に互いに
反転した信号が取り出される出力端子の信号を監視して
それらが一致したときにフレーム同期外れを検出し、各
チャネルと出力端子とを対応付けるフレーム同期制御を
行う出力一致監視回路を備えたことを特徴とする。
は、複数のチャネルでフレームを構成し、そのフレーム
上の所定チャネルの信号が他の所定チャネルの信号の反
転信号になっている信号伝送形式で多重化された信号を
対応する出力端子に分離して出力するフレーム同期型デ
マルチプレクサ回路において、フレーム同期時に互いに
反転した信号が取り出される出力端子の信号を監視して
それらが一致したときにフレーム同期外れを検出し、各
チャネルと出力端子とを対応付けるフレーム同期制御を
行う出力一致監視回路を備えたことを特徴とする。
【０００９】請求項２に記載の発明は、請求項１に記載
のフレーム同期型デマルチプレクサ回路において、出力
一致監視回路がフレーム同期外れを検出したときに、多
重化された信号に同期して入力され各出力端子に分離す
る切り替えタイミングとなるクロックを１周期の期間無
効としてフレーム同期をとるクロック制御回路を備えた
ことを特徴とする。
のフレーム同期型デマルチプレクサ回路において、出力
一致監視回路がフレーム同期外れを検出したときに、多
重化された信号に同期して入力され各出力端子に分離す
る切り替えタイミングとなるクロックを１周期の期間無
効としてフレーム同期をとるクロック制御回路を備えた
ことを特徴とする。
【００１０】
【作用】本発明では、フレーム上の所定チャネルの信号
が他の所定チャネルの信号の反転信号になっている信号
伝送形式を用い、デマルチプレクサ回路の出力のうちそ
の２つのチャネルに対応する信号が、正しくフレーム同
期がとれているときに常に反転していることを利用する
ことにより、フレーム同期の有無を判断することができ
る。
が他の所定チャネルの信号の反転信号になっている信号
伝送形式を用い、デマルチプレクサ回路の出力のうちそ
の２つのチャネルに対応する信号が、正しくフレーム同
期がとれているときに常に反転していることを利用する
ことにより、フレーム同期の有無を判断することができ
る。
【００１１】図１は、請求項１に記載の発明の基本構成
を示すブロック図である。図において、直並列変換回路
１１は、任意の位相で１フレームの各チャネルの信号を
分離して出力する。一般に、電源投入直後や外乱による
入力信号の断絶直後には、入力信号に多重化されたチャ
ネルがどの出力端子に現れるかは不定であり、この状態
がフレーム同期外れである。
を示すブロック図である。図において、直並列変換回路
１１は、任意の位相で１フレームの各チャネルの信号を
分離して出力する。一般に、電源投入直後や外乱による
入力信号の断絶直後には、入力信号に多重化されたチャ
ネルがどの出力端子に現れるかは不定であり、この状態
がフレーム同期外れである。
【００１２】出力一致監視回路１２は、フレーム同期確
立時に常に反転関係の信号（ｘ，ｘ）が取り出される出
力端子に接続され、その２出力端子の信号を監視する。
ここで、フレーム同期外れのときにはこの２出力端子の
信号は互いに独立した信号であるので確率的に一致する
ことになる。したがって、出力一致監視回路１２ではこ
の２出力端子の信号が一致したときにフレーム同期外れ
を確認することができ、所定の制御信号を直並列変換回
路１１に送出して位相を調整するフレーム同期制御を行
う。なお、図１には、フレーム同期がとれているときの
状態を示す。すなわち、出力一致監視回路１２に入力さ
れる２信号が常に反転関係にある。
立時に常に反転関係の信号（ｘ，ｘ）が取り出される出
力端子に接続され、その２出力端子の信号を監視する。
ここで、フレーム同期外れのときにはこの２出力端子の
信号は互いに独立した信号であるので確率的に一致する
ことになる。したがって、出力一致監視回路１２ではこ
の２出力端子の信号が一致したときにフレーム同期外れ
を確認することができ、所定の制御信号を直並列変換回
路１１に送出して位相を調整するフレーム同期制御を行
う。なお、図１には、フレーム同期がとれているときの
状態を示す。すなわち、出力一致監視回路１２に入力さ
れる２信号が常に反転関係にある。
【００１３】図２は、請求項２に記載の発明の基本構成
を示すブロック図である。図において、クロック制御回
路１３は、出力一致監視回路１２から出力される制御信
号により、直並列変換回路１１に与える入力信号同期用
のクロックＣＫを１周期無効とする制御により出力位相
を調整する。ここで、１周期のクロックを無効とするこ
とによりフレーム同期制御が行われる過程について、図
３を参照して説明する。なお、従来例の説明と同様に１
対４多重分離する場合について示す。
を示すブロック図である。図において、クロック制御回
路１３は、出力一致監視回路１２から出力される制御信
号により、直並列変換回路１１に与える入力信号同期用
のクロックＣＫを１周期無効とする制御により出力位相
を調整する。ここで、１周期のクロックを無効とするこ
とによりフレーム同期制御が行われる過程について、図
３を参照して説明する。なお、従来例の説明と同様に１
対４多重分離する場合について示す。
【００１４】図３において、チャネルａ〜ｄのうちチャ
ネルｃとチャネルｄの信号が反転関係にあるとする。区
間１では、同期確立時ならば出力端子Ａに現れるチャネ
ルａの信号が出力端子Ｃに現れ、同様にチャネルｂの信
号が出力端子Ｄに現れる２ビットずれた状態にある。こ
のとき、出力一致監視回路１２は出力端子Ｃ，Ｄの信号
を比較するが、それらの信号は互いに独立しているので
確率的に一致が起こる。出力一致監視回路１２は、その
一致を検出したときにクロック制御回路１３を制御して
クロックを１周期無効とすると、ここではチャネルａの
信号が１回無視され、区間２では出力端子Ｃ，Ｄにそれ
ぞれチャネルｂ，ｃの信号が現れる１ビットずれた状態
に変化する。
ネルｃとチャネルｄの信号が反転関係にあるとする。区
間１では、同期確立時ならば出力端子Ａに現れるチャネ
ルａの信号が出力端子Ｃに現れ、同様にチャネルｂの信
号が出力端子Ｄに現れる２ビットずれた状態にある。こ
のとき、出力一致監視回路１２は出力端子Ｃ，Ｄの信号
を比較するが、それらの信号は互いに独立しているので
確率的に一致が起こる。出力一致監視回路１２は、その
一致を検出したときにクロック制御回路１３を制御して
クロックを１周期無効とすると、ここではチャネルａの
信号が１回無視され、区間２では出力端子Ｃ，Ｄにそれ
ぞれチャネルｂ，ｃの信号が現れる１ビットずれた状態
に変化する。
【００１５】出力一致監視回路１２は、区間２でも同様
に出力端子Ｃ，Ｄの信号を比較するが、ここではまだ各
信号が互いに独立したものであるので確率的に一致が起
こり、再度クロックが１周期無効となってチャネルｂの
信号が無視され、区間３に示すフレーム同期確立状態に
なる。なお、区間３では、その先頭だけは直前の状態の
影響により、出力端子Ａ〜Ｄに現れる信号はそれぞれチ
ャネルｄ，ａ，ｃ，ｄとなる。しかし、出力端子Ｃ，Ｄ
には互いに反転信号であるチャネルｃ，ｄの信号が現れ
ているので出力一致監視回路１２はその一致を検出せ
ず、以後の区間では出力端子Ａ〜Ｄにチャネルａ〜ｄの
信号が正しく出力される。
に出力端子Ｃ，Ｄの信号を比較するが、ここではまだ各
信号が互いに独立したものであるので確率的に一致が起
こり、再度クロックが１周期無効となってチャネルｂの
信号が無視され、区間３に示すフレーム同期確立状態に
なる。なお、区間３では、その先頭だけは直前の状態の
影響により、出力端子Ａ〜Ｄに現れる信号はそれぞれチ
ャネルｄ，ａ，ｃ，ｄとなる。しかし、出力端子Ｃ，Ｄ
には互いに反転信号であるチャネルｃ，ｄの信号が現れ
ているので出力一致監視回路１２はその一致を検出せ
ず、以後の区間では出力端子Ａ〜Ｄにチャネルａ〜ｄの
信号が正しく出力される。
【００１６】
【実施例】図４は、本発明の一実施例構成を示すブロッ
ク図である。なお、本実施例構成は、１フレーム４チャ
ネルの信号を多重分離するものであり、１チャネルはフ
レーム同期をとるための情報として使用される。また、
本実施例構成は、請求項２に記載の発明に対応するもの
であり、図２に示す出力一致監視回路１２およびクロッ
ク制御回路１３の実施例である。
ク図である。なお、本実施例構成は、１フレーム４チャ
ネルの信号を多重分離するものであり、１チャネルはフ
レーム同期をとるための情報として使用される。また、
本実施例構成は、請求項２に記載の発明に対応するもの
であり、図２に示す出力一致監視回路１２およびクロッ
ク制御回路１３の実施例である。
【００１７】図において、直並列変換回路１１は、３個
のトライステージＤフリップフロップ（以下、「ＴＳ−
ＤＦＦ」という。）４１1 ，４１2 ，４１3 と、３個の
マスタ−スレーブＤフリップフロップ（以下、「ＭＳ−
ＤＦＦ」という。）４２1 ，４２2 ，４２3 と、２ビッ
トカウンタ４３とにより構成される。なお、ＴＳ−ＤＦ
Ｆは、２段のラッチで構成されるＭＳ−ＤＦＦに対し
て、ラッチを１段加えてデータ出力を１／２クロック遅
らせるようにしたものである。
のトライステージＤフリップフロップ（以下、「ＴＳ−
ＤＦＦ」という。）４１1 ，４１2 ，４１3 と、３個の
マスタ−スレーブＤフリップフロップ（以下、「ＭＳ−
ＤＦＦ」という。）４２1 ，４２2 ，４２3 と、２ビッ
トカウンタ４３とにより構成される。なお、ＴＳ−ＤＦ
Ｆは、２段のラッチで構成されるＭＳ−ＤＦＦに対し
て、ラッチを１段加えてデータ出力を１／２クロック遅
らせるようにしたものである。
【００１８】すなわち、入力データＩＮが入力される前
段のＴＳ−ＤＦＦ４１1 およびＭＳ−ＤＦＦ４２1 に、
クロックＣＫによってカウント動作を行う２ビットカウ
ンタ４３の上位出力をクロックとして与え、奇数チャ
ネルと偶数チャネルとの分離を行う。さらに、後段のＴ
Ｓ−ＤＦＦ４１2 およびＭＳ−ＤＦＦ４２2 と、ＴＳ−
ＤＦＦ４１3 およびＭＳ−ＤＦＦ４２3 は、それぞれ前
段のＴＳ−ＤＦＦ４１ 1 およびＭＳ−ＤＦＦ４２1 の出
力を入力とし、２ビットカウンタ４３の下位出力をク
ロックとしてチャネル１とチャネル３、チャネル２とチ
ャネル４の分離を行う。なお、本実施例構成では、チャ
ネル３とチャネル４の信号が反転関係にあるものとす
る。したがって、ＭＳ−ＤＦＦ４２2 とＭＳ−ＤＦＦ４
２3 の各出力を比較することにより、フレーム同期の有
無を監視することができる。
段のＴＳ−ＤＦＦ４１1 およびＭＳ−ＤＦＦ４２1 に、
クロックＣＫによってカウント動作を行う２ビットカウ
ンタ４３の上位出力をクロックとして与え、奇数チャ
ネルと偶数チャネルとの分離を行う。さらに、後段のＴ
Ｓ−ＤＦＦ４１2 およびＭＳ−ＤＦＦ４２2 と、ＴＳ−
ＤＦＦ４１3 およびＭＳ−ＤＦＦ４２3 は、それぞれ前
段のＴＳ−ＤＦＦ４１ 1 およびＭＳ−ＤＦＦ４２1 の出
力を入力とし、２ビットカウンタ４３の下位出力をク
ロックとしてチャネル１とチャネル３、チャネル２とチ
ャネル４の分離を行う。なお、本実施例構成では、チャ
ネル３とチャネル４の信号が反転関係にあるものとす
る。したがって、ＭＳ−ＤＦＦ４２2 とＭＳ−ＤＦＦ４
２3 の各出力を比較することにより、フレーム同期の有
無を監視することができる。
【００１９】出力一致監視回路１２は、ＭＳ−ＤＦＦ４
２3 の出力を反転させるインバータ４４と、ＭＳ−ＤＦ
Ｆ４２2 の出力およびインバータ４４の出力の排他的論
理和をとる排他的論理和回路４５とにより構成される。
ここで、フレーム同期確立時には、ＭＳ−ＤＦＦ４
２2 ，４２3 の各出力は反転関係にあるので排他的論理
和回路４５の出力は常にローレベルとなる。すなわち、
ＭＳ−ＤＦＦ４２2,４２3の各出力が一致し、排他的論
理和回路４５の出力がハイレベルとなるときがフレーム
同期外れとみることができる。
２3 の出力を反転させるインバータ４４と、ＭＳ−ＤＦ
Ｆ４２2 の出力およびインバータ４４の出力の排他的論
理和をとる排他的論理和回路４５とにより構成される。
ここで、フレーム同期確立時には、ＭＳ−ＤＦＦ４
２2 ，４２3 の各出力は反転関係にあるので排他的論理
和回路４５の出力は常にローレベルとなる。すなわち、
ＭＳ−ＤＦＦ４２2,４２3の各出力が一致し、排他的論
理和回路４５の出力がハイレベルとなるときがフレーム
同期外れとみることができる。
【００２０】なお、ＭＳ−ＤＦＦ４２2 の出力側にイン
バータを配置しても同様である。また、インバータ４４
は、ＭＳ−ＤＦＦ４２3 （ＭＳ−ＤＦＦ４２2 ）の反転
出力を取り出すことにより不要とすることができる。ま
た、以上の構成は出力一致監視回路１２がフレーム同期
外れを検出したときにハイレベルを出力するようにした
ものであるが、逆論理で動作させる場合にはインバータ
は不要となる。
バータを配置しても同様である。また、インバータ４４
は、ＭＳ−ＤＦＦ４２3 （ＭＳ−ＤＦＦ４２2 ）の反転
出力を取り出すことにより不要とすることができる。ま
た、以上の構成は出力一致監視回路１２がフレーム同期
外れを検出したときにハイレベルを出力するようにした
ものであるが、逆論理で動作させる場合にはインバータ
は不要となる。
【００２１】クロック制御回路１３は、排他的論理和回
路４５の出力を取り込む保護回路４６と、保護回路４
６から出力されるフレーム同期外れを検出した信号か
ら所定の制御パルスを生成する制御パルス整形回路４
７と、その制御パルスとクロックＣＫとの論理積をと
った信号を２ビットカウンタ４３に与える論理積回路
４８とにより構成される。
路４５の出力を取り込む保護回路４６と、保護回路４
６から出力されるフレーム同期外れを検出した信号か
ら所定の制御パルスを生成する制御パルス整形回路４
７と、その制御パルスとクロックＣＫとの論理積をと
った信号を２ビットカウンタ４３に与える論理積回路
４８とにより構成される。
【００２２】ここで、保護回路４６は、入力データにあ
る散発的なビット誤りに対して１回だけの一致検出だけ
てフレーム同期外れと判定すると、必要以上に同期回復
動作が起動されるので、複数回の検出結果を組み合わせ
てフレーム同期外れを判定する回路である。この保護回
路４６の最も簡単なものとしては、例えばＤフリップフ
ロップで直前の比較結果を保持し、現時点の比較結果と
の論理積をとり、連続する２回の比較結果でフレーム同
期外れの有無を判定する構成がある。
る散発的なビット誤りに対して１回だけの一致検出だけ
てフレーム同期外れと判定すると、必要以上に同期回復
動作が起動されるので、複数回の検出結果を組み合わせ
てフレーム同期外れを判定する回路である。この保護回
路４６の最も簡単なものとしては、例えばＤフリップフ
ロップで直前の比較結果を保持し、現時点の比較結果と
の論理積をとり、連続する２回の比較結果でフレーム同
期外れの有無を判定する構成がある。
【００２３】図５は、実施例各部の動作を説明するタイ
ムチャートである。図において、〜の信号波形は、
それぞれ図４に示す各部の信号に対応する。ここでは、
保護回路４６が排他的論理和回路４５で１回目の一致を
検出した出力で内部フラグを立て、２回目の一致を検
出した出力でフレーム同期外れを検出した信号を出
力する。制御パルス整形回路４７は、この信号により
クロックＣＫを無効とするときの１周期だけローレベル
となり、その他はハイレベルとなる波形に整形した制御
パルスを論理積回路４８に与える。したがって、２ビ
ットカウンタ４３に入力されるクロックは、無効とされ
た期間が欠けたものとなり、その結果カウント動作が遅
れて直並列変換回路１１で対応するデータが無効とな
り、フレーム同期方向へ向けて位相調整が行われる。
ムチャートである。図において、〜の信号波形は、
それぞれ図４に示す各部の信号に対応する。ここでは、
保護回路４６が排他的論理和回路４５で１回目の一致を
検出した出力で内部フラグを立て、２回目の一致を検
出した出力でフレーム同期外れを検出した信号を出
力する。制御パルス整形回路４７は、この信号により
クロックＣＫを無効とするときの１周期だけローレベル
となり、その他はハイレベルとなる波形に整形した制御
パルスを論理積回路４８に与える。したがって、２ビ
ットカウンタ４３に入力されるクロックは、無効とされ
た期間が欠けたものとなり、その結果カウント動作が遅
れて直並列変換回路１１で対応するデータが無効とな
り、フレーム同期方向へ向けて位相調整が行われる。
【００２４】なお、本実施例構成について回路シミュレ
ーションした結果、数ギガbps 程度の超高速信号に対し
て、フレーム同期をとった多重分離ができることが確認
された。
ーションした結果、数ギガbps 程度の超高速信号に対し
て、フレーム同期をとった多重分離ができることが確認
された。
【００２５】
【発明の効果】以上説明したように、本発明のフレーム
同期型デマルチプレクサ回路は、簡単な構成により、超
高速信号の多重分離処理でフレーム同期を取ることがで
きる。また、構成が小規模なものにすることができるの
で、小型かつ安価なフレーム同期型デマルチプレクサ回
路を実現することができる。
同期型デマルチプレクサ回路は、簡単な構成により、超
高速信号の多重分離処理でフレーム同期を取ることがで
きる。また、構成が小規模なものにすることができるの
で、小型かつ安価なフレーム同期型デマルチプレクサ回
路を実現することができる。
【図１】請求項１に記載の発明の基本構成を示すブロッ
ク図である。
ク図である。
【図２】請求項２に記載の発明の基本構成を示すブロッ
ク図である。
ク図である。
【図３】１周期のクロックを無効とすることによりフレ
ーム同期制御が行われる過程について説明する図であ
る。
ーム同期制御が行われる過程について説明する図であ
る。
【図４】本発明の一実施例構成を示すブロック図であ
る。
る。
【図５】実施例各部の動作を説明するタイムチャートで
ある。
ある。
【図６】従来のフレーム同期型デマルチプレクサ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図７】従来のフレーム同期型デマルチプレクサ回路の
構成を示すブロック図である。
構成を示すブロック図である。
１１ 直並列変換回路 １２ 出力一致検出回路 １３ クロック制御回路 ４１ トライステージＤフリップフロップ（ＴＳ−ＤＦ
Ｆ） ４２ マスタ−スレーブＤフリップフロップ（ＭＳ−Ｄ
ＦＦ） ４３ ２ビットカウンタ ４４ インバータ ４５ 排他的論理和回路 ４６ 保護回路 ４７ 制御パルス整形回路 ４８ 論理積回路 ６０ リセット入力付カウンタ ６１〜６８ マスタ−スレーブＤフリップフロップ ７１ 直並列変換回路 ７２ 遅延回路 ７３ 切り替えスイッチ ７４ フレーム検出回路
Ｆ） ４２ マスタ−スレーブＤフリップフロップ（ＭＳ−Ｄ
ＦＦ） ４３ ２ビットカウンタ ４４ インバータ ４５ 排他的論理和回路 ４６ 保護回路 ４７ 制御パルス整形回路 ４８ 論理積回路 ６０ リセット入力付カウンタ ６１〜６８ マスタ−スレーブＤフリップフロップ ７１ 直並列変換回路 ７２ 遅延回路 ７３ 切り替えスイッチ ７４ フレーム検出回路
Claims (2)
- 【請求項１】 複数のチャネルでフレームを構成し、そ
のフレーム上の所定チャネルの信号が他の所定チャネル
の信号の反転信号になっている信号伝送形式で多重化さ
れた信号を対応する出力端子に分離して出力するフレー
ム同期型デマルチプレクサ回路において、 フレーム同期時に互いに反転した信号が取り出される出
力端子の信号を監視してそれらが一致したときにフレー
ム同期外れを検出し、各チャネルと出力端子とを対応付
けるフレーム同期制御を行う出力一致監視回路を備えた
ことを特徴とするフレーム同期型デマルチプレクサ回
路。 - 【請求項２】 請求項１に記載のフレーム同期型デマル
チプレクサ回路において、 出力一致監視回路がフレーム同期外れを検出したとき
に、多重化された信号に同期して入力され各出力端子に
分離する切り替えタイミングとなるクロックを１周期の
期間無効としてフレーム同期をとるクロック制御回路を
備えたことを特徴とするフレーム同期型デマルチプレク
サ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016855A JPH05219000A (ja) | 1992-01-31 | 1992-01-31 | フレーム同期型デマルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016855A JPH05219000A (ja) | 1992-01-31 | 1992-01-31 | フレーム同期型デマルチプレクサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219000A true JPH05219000A (ja) | 1993-08-27 |
Family
ID=11927836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016855A Pending JPH05219000A (ja) | 1992-01-31 | 1992-01-31 | フレーム同期型デマルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
| US6477184B1 (en) | 1997-05-20 | 2002-11-05 | Nec Corporation | Time-division multiplexing transmission system |
-
1992
- 1992-01-31 JP JP4016855A patent/JPH05219000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477184B1 (en) | 1997-05-20 | 2002-11-05 | Nec Corporation | Time-division multiplexing transmission system |
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
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