JP2546286B2

JP2546286B2 - 並列同期回路

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Publication number: JP2546286B2
Application number: JP62205417A
Authority: JP
Inventors: 徹郎村勢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-08-19
Filing date: 1987-08-19
Publication date: 1996-10-23
Anticipated expiration: 2011-10-23
Also published as: JPS6449337A

Description

【発明の詳細な説明】〔概要〕高次群ディジタル信号をｍ個の並列のビットに分割し
て、ｍ分周された第１〜第ｍの信号列を作成し、分割に
ともなって得られる第１〜第ｍの分割フレームパターン
信号を検出して並列的に同期をとるようにした並列同期
回路であって、第１〜第ｍの分割フレームパターンの検
出系からの信号に基づいて作動する同期復帰処理系を簡
素化し、回路の小型化を可能にしたものである。

〔産業上の利用分野〕

本発明は超高速多重変換装置に使用されるフレーム同
期の並列同期回路の改良に関するものである。

多重化されたディジタル信号を受信側で低次群ディジ
タル信号に分離する場合、各低次群ディジタル信号に属
するビットの位置を正確に知らせる必要がある。そこ
で、受信側では、多チャネルのビット群の同期をとらな
ければならない。

この際、必要となる同期処理を一般にフレーム同期処
理という。

ところで、上記フレーム同期処理を行う一般的な１ビ
ット即時シフト型のフレーム同期回路では、同期回路の
ループ遅延を１タイムスロット以内に抑えなければなら
ないという制限があり、多重化が進むにつれてより高速
の処理が要求されるものでは、通常のデバイスでは追従
できないという状況になってきている。このため並列同
期方法がとられるが、これに使用される回路は出来るだ
け小型化したものであることが望ましい。

〔従来の技術〕

第５図は従来例の並列同期回路の構成を示すブロック
図である。

第６図は一例のフレームパターンと分割された信号列
を示すタイミングチャートである。

第５図において、１はディジタル多重化信号Sd（その
周波数をｆとする）を例えば３分周して第１、第２、及
び第３の信号列を作成し、この各信号列を別々の系統に
て出力する信号分割回路である。

この信号分割回路１の具体的構成は、入力信号Sdを３
分岐したうちの１つを入力してバッファ機能を実現す
る、第１の系統の出力段のフリップフロップ回路（以下
FFと称する）１−１と、３分岐したうちの２つ目を入力
して同機能を実現する、第２の系統の出力段FF1−２
と、３分岐したうちの３つ目を入力して同機能を実現す
る、第３の系統の出力段FF1−３、及びFF1−４〜１−６
とNAND回路１−７からなる３分周回路１−８とを備えた
ものとなっている。

そして、FF1−１は、基準クロック信号CLKを３分周し
たタイミング信号（FF1−４の出力）（その周波数はf
/3）に同期して入力信号Sdのラッチ作動を、出力段FF1
−２は、分周したタイミング信号（FF1−５の出力）
に同期して入力信号Sdのラッチ作動を、又、出力段FF1
−３は、分周したタイミング信号（FF1−６の出力）
に同期して入力信号Sdのラッチ作動を、それぞれ行うよ
うになっている。

ここで、上記クロック信号CLKの周波数ｆは、入力の
ディジタル信号Sdのビットレートに相当する値となるこ
とから、入力信号Sdは信号分割回路１における出力段FF
1−１、FF1−２、及びFF1−３から順に出力され、出力
段FF1−１、FF1−２、及びFF1−３のそれぞれのＱから
の信号列の各ビットレートは、入力の多重化したディジ
タル信号Sdの1/3（３分周）となる。即ち、ディジタル
多重化信号Sdが例えば第６図（ｃ）に示すようなものと
なる場合、出力段FF1−１のＱ、FF1−２のＱ、及びFF1
−３のＱからは、それぞれ同図（ｆ）、（ｈ）、及び
（ｊ）に示す信号列が出力される。

今、例えば３多重化したディジタル信号のフレーム信
号Ｆを“110100"とする。上記第１の系統の出力段FF1−
１のＱの出力を、フレームパターン検出回路２に入力す
る。フレームパターン検出回路２（３、あるいは４）
は、FF2−１（FF3−１、あるいは４−１）とFF2−２（F
F3−２、あるいは４−２）とからなるシフトレジスタ2a
（3a、あるいは4a）と、シフトレジスタ2a（3a、あるい
は4a）にセットされるビットデータが第１の分割フレー
ムパターン信号である“11"になったことを検出するAND
回路２−３（３−３、あるいは４−３）と、第２の分割
フレームパターン信号である“10"になったことを検出
するAND回路２−４（３−４、あるいは４−４）、及び
第３の分割フレームパターン信号である“00"になった
ことを検出するAND回路２−５（３−５、あるいは４−
５）とからなる。

シフトレジスタ2a（3a、あるいは4a）にセットされた
ビットデータが第１の分割フレームパターンである“1
1"となった時に、AND回路２−３（３−３、あるいは４
−３）の出力が“H"レベル（検出信号）となる。又、シ
フトレジスタ2a（3a、あるいは4a）にセットされたビッ
トデータが第２の分割フレームパターンである“10"と
なった時に、AND回路２−４（３−４、あるいは４−
４）の出力が“H"レベル（検出信号）となる。更に、シ
フトレジスタ2a（3a、あるいは4a）にセットされたビッ
トデータが第３の分割フレームパターンである“00"と
なた時に、AND回路２−５（３−５、あるいは４−５）
の出力が“H"レベルとなる。

６はコントロール部であり、比較回路（以下COMPと称
する）６−１〜６−９、コントロール回路６−10、AND
回路６−11、及びパルス発生回路６−12とからなる。

フレームパターン検出回路２のAND回路２−３〜２−
５の出力をCOMP6−１〜６−３の一方の入力に加え、同C
OMPの他方の入力にはパルス発生回路６−12の出力を加
える。そして、COMP6−１において両者の入力のタイミ
ングが一致しない場合には、コントロール回路６−10を
介してAND回路６−11に信号を送る。AND回路６−11では
この信号を反転して入力するため、パルス発生回路６−
12の出力を１クロック分だけずらせる制御信号を出力
し、この信号をCOMP6−１〜６−３に加える。そして両
者のタイミングが一致した場合には、同期がとれた状態
となり、COMP6−１は一致を示す信号をコントロール回
路６−10に送る。コントロール回路６−10では、フレー
ムパターン検出回路２の出力“11"をチャネルセレクタ
７のチャネル１のフレームパターン出力として出力する
制御信号を、チャネルセレクタ７に向けて出力する。

チャネル２及びチャネル３についてもそれぞれ、フレ
ームパターン検出回路３、及び４のフレームパターン出
力“10"、及び“00"を出力する。

〔発明が解決しようとする問題点〕

しかしながら上述の並列同期回路においては、COMP
（比較回路）が沢山（m²＝９）必要となり、回路規模が
大きくなるという問題点があった。

〔問題点を解決するための手段〕

上記問題点は（１）第１図に示す回路構成、又は
（２）第２図に示す回路構成によって解決される。

即ち、第１図において、100は高次群ディジタル信号S
dhをｍ個の並列のビットに分割して、ｍ分周された第１
乃至第ｍの信号列を作成し、この信号列を別々の系統に
て出力する信号分割手段である。

この信号分割手段100の各出力には、高次群ディジタ
ル信号Sdhの分割にともなうフレームパターン信号の分
割によって得られた、第１乃至第ｍの分割フレームパタ
ーン信号のそれぞれを別々に検出する第１乃至第ｍのパ
ターン検出手段の組200−11〜200−1m、乃至200−m1〜2
00−mmが接続される。そして、第１乃至第ｍの信号列に
接続された第１乃至第ｍのパターン検出手段の組のそれ
ぞれから、１個ずつ所定の信号を抽出して第１乃至第ｍ
の論理積手段810−１〜810−ｍに入力して、それぞれｍ
個の入力の論理積を求める。この第１乃至第ｍの論理積
手段810−１〜810−ｍの出力信号をフレーム同期復帰処
理を行う同期復帰手段800に入力する。

又、第２図の場合、101は第１図に示す信号分割手段
と同じ機能を有する。この信号分割手段101のｍ個の出
力の信号列のうち、第１の信号列の出力には、第１の分
割フレームパターン信号を検出する第１のパターン検出
手段201−１が接続される。

以下同様にして、第ｍの信号列の出力には、第ｍの分
割フレームパターン信号を検出する第ｍのパターン検出
手段201−ｍが接続される。そして、これら第１乃至第
ｍのパターン検出手段201−１〜201−ｍの出力が同期復
帰手段801に入力され、ここでフレーム同期復帰処理が
行われる。

〔作用〕

第１図において、信号分割手段100で高次群ディジタ
ル信号Sdhをｍ個の並列のビットに分割し、ｍ分周され
た第１乃至第ｍの信号列を作成し、これらを別々の系統
にて出力する。

上記信号分割手段100のｍ個の出力に接続された第１
乃至第ｍのパターン検出手段の組200−11〜200−1m、乃
至200−m1〜200−mmにおいて、それぞれ第１乃至第ｍの
分割フレームパターン信号を検出する。

そして、上記第１乃至第ｍのパターン検出手段の組か
ら所定の出力を１個ずつ抽出して、第１乃至第ｍの論理
積手段810−１〜810−ｍでその論理積を求める。上記論
理積手段の出力信号にしたがって、同期復帰手段800に
おいて同期復帰処理を行う。

又、第２図において、第１図に示す信号分割手段100
と同じ機能を有する信号分割手段101の出力のｍ個の第
１乃至第1mの信号列を、第１乃至第ｍのパターン検出手
段201−１〜201−ｍに入力する。

第１乃至第ｍのパターン検出手段でそれぞれ第１乃至
第ｍの分割フレームパターン信号を検出する。上記検出
信号を同期復帰手段801に入力して同期復帰処理を行
う。

〔実施例〕

第３図は本第１の発明の実施例の並列同期回路の構成
を示すブロック図である。

第４図は本第２の発明の実施例の並列同期回路の構成
を示すブロック図である。

全図を通じて同一符号は同一対象物を示す。

まず、第３図に示す第１の発明について説明する。

第３図に示す回路は、従来例と同様に３多重（、
、）のディジタル信号を対象としたもので、フレー
ムパターン信号Ｆを“110100"のように決めている。

10は入力信号Sdの分割分周を行う信号分割回路であ
り、この信号分割回路10の具体的な構成は、第５図に示
す従来のものと略同様で、基準クロック信号CLK（入力
の多重化したディジタル信号Sdのビットレートに相当し
た周波数ｆとなる）を３分周する３分周回路18と、この
３分周回路18を構成するFF14のＱから出力される分周さ
れたタイミング信号CLK No.1（f/3）に同期して入力信
号Sdのセット作動を行うFF11と、３分周回路18を構成す
るFF15のＱから出力される分周されたタイミング信号CL
K No.2（f/3）に同期して入力信号Sdのセット作動を行
うFF12と、３分周回路18を構成するFF16のＱから出力さ
れる分周されたタイミング信号CLK No.3（f/3）に同期
して入力信号Sdのセット作動を行うFF13とからなってい
る。そして、上記信号分割回路10はFF11のＱ出力（第１
の信号列）、FF12のＱ出力（第２の信号列）、及びFF13
のＱ出力（第３の信号列）の３つの出力系統を有するこ
とになる。

信号分割回路10の各出力系統（FF11、FF12、FF13）に
対しては、フレームパターン検出回路20、30、及び40が
接続される。各フレームパターン検出介す20、30、及び
40には、遅延回路50を介して上記３分周回路18からのタ
イミング信号CLK（f/3）に同期して各信号列を順次シフ
トしていくシフトレジスタ20a、30a、40aと、同シフト
レジスタ20a、30a、40aにセットされるビットデータが
第１の分割フレームパターン信号である“11"になった
ことを検出するAND回路23、33、43と、セットされるビ
ットデータが第２の分割フレームパターン信号である
“10"になったことを検出するAND回路24、34、44と、セ
ットされるビットデータが第３の分割フレームパターン
信号である“00"になったことを検出するAND回路25、3
5、45とが設けられている。

又、上記シフトレジスタ20a、30a、40aはFF21〜FF2
2、FF31〜FF32、FF41〜42によって構成されている。そ
して、シフトレジスタ20a（又は30a、又は40a）にセッ
トされるビットデータが第１の分割フレームパターンで
ある“11"となった時に、AND回路23（又は33、又は43）
の出力が“H"レベル（検出信号）となり、又シフトレジ
スタ20a（又は30a、又は40a）にセットされるビットデ
ータが第２の分割フレームパターンである“10"となっ
た時に、AND回路24（又は34、又は44）の出力が“H"レ
ベル（検出信号）となる。更にシフトレジスタ20a（又
は30a、又は40a）にセットされるビットデータが第３の
分割フレームパターンである“00"となった時に、AND回
路25（又は34、又は45）の出力が“H"レベル（検出信
号）となるようになっている。

81、82、及び83はAND回路であり、AND回路81は、上記
フレームパターン検出回路20において“11"を検出するA
ND回路23からの検出信号と、30において“10"を検出す
るAND回路34からの検出信号と、40において“00"を検出
するAND回路45からの検出信号との論理積をとるもの、
又AND回路82は、上記フレームパターン検出回路20にお
いて“10"を検出するAND回路24からの検出信号と、30に
おいて“00"を検出するAND回路35からの検出信号と、40
において“11"を検出するAND回路43からの検出信号との
論理積をとるもの、更にAND回路83は、上記フレームパ
ターン検出回路20において“00"を検出するAND回路25か
らの検出信号と、30において“11"を検出するAND回路33
からの検出信号と、40において“10"を検出するAND回路
44からの検出信号との論理積をとるものである。

80は上記AND回路81、82、又は83を介した各検出信号
に基づいて所定の同期復帰処理を行う同期復帰回路であ
る。そして、その具体的な構成は、２つの入力のうち１
つの入力を反転して論理積を求める機能を有するAND回
路86を介して入力する上記タイミング信号CLK（f/3）を
計数して、フレームパターン信号を検出するであろうタ
イミングにて自励的にパルス信号を出力するパルス発生
回路87と、OR回路84を介した上記AND回路81、82、83か
らの信号の入力タイミングと上記パルス発生回路87から
のパルス信号の入力タイミングとを比較して、タイミン
グが一致しない場合にはAND回路86を１クロック（CLK
（f/3））分だけとじる制御信号を出力するCOMP85とを
有したものとなっいてる。

同期復帰回路80を更に詳細に説明する。パルス発生回
路87は、ある同期のフレームパルス（Ｆ）と次の周期の
フレームパルスの間の３分周（f/3）したクロック（例
えば第６図の（ｅ）参照）の数をカウントし、所定カウ
ント値に達する毎にパルスを出力してCOMP85に加える。
COMP85は例えば排他的論理和回路（EXOR回路）により構
成され、AND回路81〜83の出力がいずれも“L"レベルの
時は、COMP85のEXOR回路はパルス発生回路87からパルス
入力時に“H"レベルの制御信号を出力する。このため、
AND回路86の出力は１クロック分（f/3分周）だけ閉じて
（“L"となり）、所定クロック数をカウントするパルス
発生回路87は、１クロック分（f/3分周）だけ位相をず
らしたパルスを出力する。

以下、AND回路81〜83のいずれかが“H"レベル信号を
出力するまで、パルス発生回路87は出力パルスのタイミ
ングを１クロック分（f/3分周）ずつずらしていく。AND
回路81〜83のいずれかで“H"レベル信号を出力したと
き、COMP85のEXOR回路の出力は“L"レベルとなり、AND
回路86は閉じることなく、パルス発生回路87からは所定
カウント値に達するごとに（出力タイミングが固定され
た）パルスを出力する。

尚、チャネルセレクタ70は、AND回路81、82、83から
の信号状態に基づいたコントロール回路60からの制御信
号に基づいて、各シフトレジスタ20a、30a、40aからの
信号列から低次群ディジタル信号を抽出するものであ
る。例えば、AND回路81からだけ“H"レベルの信号出力
がなされている場合、コントロール回路60は、シフトレ
ジスタ20aからの信号列が３多重信号（〜）のうち
であること、シフトレジスタ30aからの信号列がで
あること、シフトレジスタ40aからの信号列がである
ことを認識する。

又、AND回路82からだけ“H"レベルの信号出力がなさ
れている場合、コントロール回路60は、シフトレジスタ
20aからの信号列が３多重信号（〜）のうちであ
ること、シフトレジスタ30aからの信号列がであるこ
と、シフトレジスタ40aからの信号列がであることを
認識する。同様に、AND回路83からだけ“H"レベルの信
号出力がなされている場合、コントロール回路60は、シ
フトレジスタ20aからの信号列がであること、シフト
レジスタ30aからの信号列がであること、シフトレジ
スタ40aからの信号列がであることを認識する。

そして、上記各関係に基づいてコントロール回路60は
チャネルセレクタ70に対して制御信号を出力する。

次ぎに、本第１の発明の実施例の並列同期回路の動作
について説明する。

例えば、第６図に示すように、基準クロック信号CLK
（ｆ）を３分周したFF14の出力のタイミング信号（f/
3）に同期して、信号分割回路10の出力系統FF11から第
１の信号列（ｆ）が出力されると共に、FF15の出力の
タイミング信号（f/3）に同期して、同出力系統FF12か
ら第２の信号列（ｈ）が出力される。同様に、FF16の
出力のタイミング信号（f/3）に同期して、同出力系統F
F13から第３の信号列（ｊ）が出力される。

すると、フレームパターン検出回路20内のシフトレジ
スタ20aに第１の分割フレームパターン信号“11"が格納
される毎に、AND回路23から“11"の検出信号が出力さ
れ、又、フレームパターン検出回路30内のシフトレジス
タ30aに第２の分割フレームパターン信号“10"が格納さ
れる毎に、AND回路34から“10"の検出信号が出力され
る。同様に、フレームパターン検出回路40内のシフトレ
ジスタ40aに第３の分割フレームパターン信号“00"が格
納される毎に、AND回路45から“00"の検出信号が出力さ
れる。そして、“11"を検出するAND回路23、“10"を検
出するAND回路34、及び“00"を検出するAND回路45から
検出信号が出力される毎に、AND回路81から各検出信号
に基づく“H"レベルの信号が出力される。

上記過程で、同期復帰回路80においては、パルス発生
回路87からのパルス信号の出力タイミングと、上記AND
回路81からの信号の立ち上がりタイミングとが一致する
まで、AND回路86を介してパルス発生回路87からのパル
ス信号の出力タイミングを１クロック分（CLK（f/3））
ずつずらしていく。そして、各タイミングが一致したと
ころで、以後、パルス発生回路87からのパルス信号の出
力タイミングが固定される。即ち、同期がとれた状態と
なる。

一方、出力系統FF11から第２又は第３の信号列が、出
力系統FF12から第３又は第１の信号列が、出力系統FF13
から第１又は第２の信号列がそれぞれ出力されると、前
記の場合とは異なってAND回路24、35、43、又はAND回路
25、33、44から“H"レベルの検出信号が出力される。そ
して、この各AND回路からの検出信号が出力される毎
に、AND回路82、又は83から各検出信号に基づく“H"レ
ベルの信号が出力される。すると、同期復帰回路80はこ
のAND回路82又は83からの“H"レベルの信号に基づいて
上記と同様の同期復帰処理を行う。

次ぎに、第２の発明の実施例について説明する。

第４図に示す回路は、第３図に示す場合と同様に３多
重（、、）のディジタル信号を対象としたもの
で、フレームパターン信号Ｆを“110100"のように決め
ているものとする。

第４図において、信号分割回路10′はNAND回路19を追
加したことを除いては、第３図に示す回路と同じであ
る。又、フレームパターン検出回路20′、30′、40′
は、第３図に示す回路では“11"、“10"、“00"の信号
を検出する各３個のずつのAND回路であったものが、第
４図に示す回路では、20′においては“11"の信号を検
出するAND回路23、30′においては“10"の信号を検出す
るAND回路34、40′においては“00"の信号を検出するAN
D回路45ですませていることを除いては同じである。

又、同期復帰回路80′は、第３図に示すOR回路84の代
わりに、フレームパターン検出回路20′、30′、40′の
出力の論理積を求めるAND回路88を使用している。

以下に第４図に示す回路の動作を説明する。

信号分割回路10′の３つの出力（第１、第２、及び第
３の信号列）は、フレームパターン検出回路20′、3
0′、及び40′内のシフトレジスタ20a、30a、及び40aに
入力される。

シフトレジスタ20aにセットされるビットデータが第
１の分割フレームパターン信号である“11"になった
時、AND回路23でこれを検出し、“H"レベルの信号を出
力する。この時、第６図に示すようにシフトレジスタ30
aには、第２の分割フレームパターン信号である“10"が
セットされ、AND回路34でこれを検出し、“H"レベルの
信号を出力する。

同様にシフトレジスタ40aには、分割フレームパター
ン信号である“00"がセットされ、AND回路45でこれを検
出し、“H"レベルの信号を出力する。

この結果、同期復帰回路80′内のAND回路88は、上記A
ND回路23、34、及び45の出力信号を入力してその論理積
を求め、“H"レベルの信号を出力する。この検出信号を
COMP85′の一方の入力に加え、他方の入力にはパルス発
生回路87からパルス信号を加える。そして、両者の入力
のタイミングが一致した時、パルス発生回路87からのパ
ルス信号の出力タイミングが固定される。即ち、同期が
とれた状態となる。（これは、前記した第３図に示す回
路と同じ動作となる。）一方、シフトレジスタ20aにセットされるビットデー
タが第１の分割フレームパターン信号である“11"でな
い時、その出力に接続されたAND回路23の出力は“L"レ
ベルとなり、同期復帰回路80′内のAND回路88の出力も
“L"レベルとなる。この時、AND回路88の出力を分岐し
て、コントロール回路90を介して制御信号を信号分割回
路10′内のAND回路19の一方の入力に加える。AND回路19
は２つの入力のうち、一方の入力に基準クロック（その
周波数はｆ）を加え、他方の入力に加えた信号を反転し
て論理積を求める機能を有する。

この結果、上記のAND回路88の出力が“L"レベルの
時、AND回路19ではクロック１つ分だけ出力を閉じて、
クロックを１つずらせる。このフィードバック動作が、
シフトレジスタ20aに“11"のビットデータがセットさ
れ、又シフトレジスタ30a、及び40aにそれぞれ“10"、
及び“00"のビットデータがセットされるまで続けられ
る。そして、シフトレジスタ20a、30a、及び40aにそれ
ぞれ、“11"、“10"、及び“00"のビットデータがセッ
トされ、AND回路23、34、及び45の出力は“H"レベルと
なる。

この結果、同期復帰回路80′内のAND回路88の出力も
“H"レベルとなり、前記したようにパルス発生回路87か
らのパルス信号とタイミングが一致した時、同期がとれ
た状態となる。そして、シフトレジスタ20aからは、第
６図（ｆ）に示す第１の信号列が、又、30aからは同図
（ｈ）に示す第２の信号列が、40aからは同図（ｊ）に
示す第３の信号列が出力される。

〔発明の効果〕

以上説明のように本発明によれば、比較回路を１つに
することができ、回路規模の大幅な小型化が可能とな
る。

【図面の簡単な説明】

第１図は本第１の発明の原理図、第２図は本第２の発明の原理図、第３図は本第１の発明の実施例の並列同期回路の構成を
示すブロック図、第４図は本第２の発明の実施例の並列同期回路の構成を
示すブロック図、第５図は従来例の並列同期回路の構成を示すブロック
図、第６図は一例のフレームパターンと分割された信号列を
示すタイミングチャートである。図において 100、101は信号分割手段、 200−11〜200−m1、201−１は第１のパターン検出手
段、 200−1m〜200−mm、201−ｍは第ｍのパターン検出手
段、 810−１は第１の論理積手段、 810−ｍは第ｍの論理積手段、 800、801は同期復帰手段を示す。

Claims

(57)【特許請求の範囲】

【請求項１】フレームパターン信号及び複数の低次群デ
ィジタル信号の多重化により得られた高次群ディジタル
信号（Sdh）をｍ個（ｍは自然数）の並列のビットに分
割して、ｍ分周された第１乃至第ｍの信号列を作成し、
該信号列を別々の系統にて出力する信号分割手段（10
0）と、該信号分割手段（100）の各出力系統に接続され、該高
次群ディジタル信号（Sdh）の分割にともなうフレーム
パターン信号の分割によって得られた第１乃至第ｍの分
割フレームパターン信号のそれぞれを別々に検出する第
１乃至第ｍのパターン検出手段の組（200−11〜200−1
m、乃至200−m1〜200−mm）と、該第１乃至第ｍのパターン検出手段の組（200−11〜200
−1m、乃至200−m1〜200−mm）から、全体としてサイク
リックな形で該分割前のフレームパターンを形成するよ
うに、それぞれ所定の１つの出力を抽出して、その論理
積を求める第１乃至第ｍの論理積手段（810−１〜810−
ｍ）と、該第１乃至第ｍの論理積手段（810−１〜810−ｍ）の出
力信号の位相とリファレンスパルスの位相とを比較し、
うちいずれか１つの論理積手段の出力信号の位相と該リ
ファレンスパルスの位相とが一致したとき該リファレン
スパルスの位相を固定することで、フレーム同期復帰処
理を行う同期復帰手段（800）とを有することを特徴と
する並列同期回路。
【請求項２】フレームパターン信号及び複数の低次群デ
ィジタル信号の多重化により得られた高次群ディジタル
信号（Sdh）をｍ個（ｍは自然数）の並列のビットに分
割して、ｍ分周された第１乃至第ｍの信号列を作成し、
該信号列を別々の系統にて出力する信号分割手段（10
1）と、該信号分割手段（101）の各出力系統に接続され、該高
次群ディジタル信号（Sdh）の分割にともなうフレーム
パターン信号の分割によって得られた第１乃至第ｍの分
割フレームパターン信号を検出する第１乃至第ｍのパタ
ーン検出手段（201−１〜201−ｍ）と、該第１乃至第ｍのパターン検出手段（201−１〜201−
ｍ）の出力の検出信号が全体として該分割前のフレーム
パターンを形成するように該出力の論理積を求め、該論
理積結果の信号位相とリファレンスパルスの位相とを比
較し、両者が一致したとき該リファレンスパルスの位相
を固定することで、フレーム同期復帰処理を行う同期復
帰手段（801）とを有することを特徴とする並列同期回
路。