JP2671834B2 - 誤り検出回路 - Google Patents
誤り検出回路Info
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- JP2671834B2 JP2671834B2 JP6278020A JP27802094A JP2671834B2 JP 2671834 B2 JP2671834 B2 JP 2671834B2 JP 6278020 A JP6278020 A JP 6278020A JP 27802094 A JP27802094 A JP 27802094A JP 2671834 B2 JP2671834 B2 JP 2671834B2
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- Japan
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- frame
- data
- parity
- parallel
- circuit
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Error Detection And Correction (AREA)
Description
【0001】
【産業上の利用分野】本発明は、伝送されるデータの誤
りを検出する誤り検出回路に係わり、特にシリアル伝送
されるフレーム構成されたデータについてのパリティを
求めて誤り検出を行う誤り検出回路に関する。
りを検出する誤り検出回路に係わり、特にシリアル伝送
されるフレーム構成されたデータについてのパリティを
求めて誤り検出を行う誤り検出回路に関する。
【0002】
【従来の技術】公衆回線を利用したデータ伝送におい
て、多数の加入者端末からのデータを階層的にフレーム
化して集約し、これを多重化した後、幹線系によって伝
送することが近年行われている。このような伝送方式で
用いられる同期網(SDH…Synchronous Digital Hier
archy)は網を同期化しフレームの階層的な多重化をした
上でデータの伝送や交換を行うものである。この同期網
において伝送される信号のフレーム型式の1つとしてS
TM(Sysncronous Transport Module)がある。
て、多数の加入者端末からのデータを階層的にフレーム
化して集約し、これを多重化した後、幹線系によって伝
送することが近年行われている。このような伝送方式で
用いられる同期網(SDH…Synchronous Digital Hier
archy)は網を同期化しフレームの階層的な多重化をした
上でデータの伝送や交換を行うものである。この同期網
において伝送される信号のフレーム型式の1つとしてS
TM(Sysncronous Transport Module)がある。
【0003】図4は、STMのフレーム構成を表わした
ものである。図では連続する2つのフレーム111、1
12を示してある。STMの1つのフレームは、伝送す
べきデータ領域としてのペイロード113と、セクショ
ンオーバヘッド114とから構成されている。セクショ
ンオーバヘッド114にはフレーム同期をとるための情
報や、ペイロードに含まれる下階層のフレームの開始位
置を表わしたAU(Administrative Unit) ポインタ11
5などが含まれている。実際の伝送はシリアルで行わ
れ、セクションオーバヘッドとペイロード部分の組み合
わせが9回繰り返して1つのフレームになっている。図
では9行構成のマトリックスでこれを表わしてある。S
TMの1つのフレームには、複数の情報を多重化して含
めることができるようになっている。N(Nは任意の正
数)多重されたSTMのフレーム構成はSTM−Nと呼
ばれている。N多重したときには、1行分のセクション
オーバヘッド114は9×Nバイトで、ペイロード11
2は261×Nバイトになっている。たとえばSTM−
4の場合には、1行が1080バイトで、1フレームは
9720バイトで構成されている。
ものである。図では連続する2つのフレーム111、1
12を示してある。STMの1つのフレームは、伝送す
べきデータ領域としてのペイロード113と、セクショ
ンオーバヘッド114とから構成されている。セクショ
ンオーバヘッド114にはフレーム同期をとるための情
報や、ペイロードに含まれる下階層のフレームの開始位
置を表わしたAU(Administrative Unit) ポインタ11
5などが含まれている。実際の伝送はシリアルで行わ
れ、セクションオーバヘッドとペイロード部分の組み合
わせが9回繰り返して1つのフレームになっている。図
では9行構成のマトリックスでこれを表わしてある。S
TMの1つのフレームには、複数の情報を多重化して含
めることができるようになっている。N(Nは任意の正
数)多重されたSTMのフレーム構成はSTM−Nと呼
ばれている。N多重したときには、1行分のセクション
オーバヘッド114は9×Nバイトで、ペイロード11
2は261×Nバイトになっている。たとえばSTM−
4の場合には、1行が1080バイトで、1フレームは
9720バイトで構成されている。
【0004】N多重するときには、各データの第1バイ
ト目同士が連続して送られた後、第2バイト目同士が連
続して送られるようになっており、1バイトごとにデー
タは区切られて多重化されるようになっている。従っ
て、STM−Nのフレームから、Nバイトごとに1バイ
トずつ取り出すことによって、多重化される前の一連の
データを取り出すことができる。また、STM−Nのフ
レーム周期は、8キロヘルツに固定されており、多重化
される数“N”が増加するに従って、伝送されるデータ
のビットレートが高くなるようになっている。
ト目同士が連続して送られた後、第2バイト目同士が連
続して送られるようになっており、1バイトごとにデー
タは区切られて多重化されるようになっている。従っ
て、STM−Nのフレームから、Nバイトごとに1バイ
トずつ取り出すことによって、多重化される前の一連の
データを取り出すことができる。また、STM−Nのフ
レーム周期は、8キロヘルツに固定されており、多重化
される数“N”が増加するに従って、伝送されるデータ
のビットレートが高くなるようになっている。
【0005】STM−Nのペイロード113のデータも
またSTMの下位層のフレーム構成が取られている。こ
れはパスと呼ばれており、たとえばITU準拠のVC(V
irtual Container) −4−Xcパスがある。図4のペイ
ロード113中の斜線部分はSTMフレームに収容され
たVC−4パス(116)の1つのフレームデータを表
わしている。VC−4パスのフレームは、パスオーバヘ
ッド117とVC−4ペイロード118とから構成され
ている。VC−4パスのデータはその1ワードが8ビッ
トで構成され、ワード単位に連続したものになってい
る。また、VC−4パスのデータは、STM−Nのペイ
ロード113の任意の位置に含まれており、図示したよ
うに、2つのSTM−Nフレーム111、112にまた
がって配置されることが多い。VC−4パスのフレーム
の先頭バイト119はJ1バイトと呼ばれており、その
先頭位置を表わしたAU(Adminisyrative Unit)ポイン
タ115はSTM−Nの第4行目のセクションオーバヘ
ッド部分に含まれている。J1バイトの位置はAUポイ
ンタ115の“H1バイト”“H2バイト”の値によっ
て表わされるようになっている。
またSTMの下位層のフレーム構成が取られている。こ
れはパスと呼ばれており、たとえばITU準拠のVC(V
irtual Container) −4−Xcパスがある。図4のペイ
ロード113中の斜線部分はSTMフレームに収容され
たVC−4パス(116)の1つのフレームデータを表
わしている。VC−4パスのフレームは、パスオーバヘ
ッド117とVC−4ペイロード118とから構成され
ている。VC−4パスのデータはその1ワードが8ビッ
トで構成され、ワード単位に連続したものになってい
る。また、VC−4パスのデータは、STM−Nのペイ
ロード113の任意の位置に含まれており、図示したよ
うに、2つのSTM−Nフレーム111、112にまた
がって配置されることが多い。VC−4パスのフレーム
の先頭バイト119はJ1バイトと呼ばれており、その
先頭位置を表わしたAU(Adminisyrative Unit)ポイン
タ115はSTM−Nの第4行目のセクションオーバヘ
ッド部分に含まれている。J1バイトの位置はAUポイ
ンタ115の“H1バイト”“H2バイト”の値によっ
て表わされるようになっている。
【0006】VC−4パスの1フレーム分のデータにつ
いての誤り検出符号は、そのパスオーバヘッド117に
含まれており、この誤り検出符号の収容されたバイト
は、“B3バイト”121と呼ばれている。B3バイト
121には直前の1フレーム分のデータの各バイトの第
1ビットから第8ビットの8ビットそれぞれについて独
立に偶パリティを演算した結果が、8ビットのパリティ
データとして収容されている。受信したSTM−Nフレ
ームのペイロードに含まれるVC−4パスのデータにつ
いての誤り検出は、このB3バイト121を基に行われ
るようになっている。VC−4パスのデータの偶パリテ
ィを求める演算をB3演算と呼び、B3バイト121を
基に誤り検出を行う回路をB3誤り検出回路と呼ぶこと
にする。
いての誤り検出符号は、そのパスオーバヘッド117に
含まれており、この誤り検出符号の収容されたバイト
は、“B3バイト”121と呼ばれている。B3バイト
121には直前の1フレーム分のデータの各バイトの第
1ビットから第8ビットの8ビットそれぞれについて独
立に偶パリティを演算した結果が、8ビットのパリティ
データとして収容されている。受信したSTM−Nフレ
ームのペイロードに含まれるVC−4パスのデータにつ
いての誤り検出は、このB3バイト121を基に行われ
るようになっている。VC−4パスのデータの偶パリテ
ィを求める演算をB3演算と呼び、B3バイト121を
基に誤り検出を行う回路をB3誤り検出回路と呼ぶこと
にする。
【0007】図5は、従来から用いられているB3誤り
検出回路の構成の概要を表わしたものである。受信した
STM−Nの信号131は、J1位置パスル生成回路1
32に入力されている。J1位置パスル生成回路132
は、セクションオーバーヘッドに含まれるAUポインタ
を基に、ペイロード中のJ1バイトが到来する時点でJ
1位置パスル検出信号133を出力するようになってい
る。J1位置パルス検出信号は、通常“1”の値を出力
しておりJ1バイトが到来したときだけ“0”のパルス
を出力するようになっている。B3演算回路134に
は、J1位置パスル検出信号133と、STM−N信号
131の双方が入力されている。B3演算回路134
は、J1パルス位置検出信号が入力された時点から1フ
レーム分のデータについての偶パリティを演算し、その
演算結果135を出力するようになっている。B3分離
回路136には、STM−N信号131が入力されてお
り、これに含まれるAUポインタの表わすJ1バイトの
位置を基に、J1バイトから所定のバイト数後に配置さ
れているB3バイトを分離して出力するようになってい
る。比較回路138はB3分離回路136によって分離
されたB3バイトの値と、B3演算回路134の演算結
果135の値を比較し、これらが不一致の場合に、所定
の誤り検出信号139を出力するようになっている。
検出回路の構成の概要を表わしたものである。受信した
STM−Nの信号131は、J1位置パスル生成回路1
32に入力されている。J1位置パスル生成回路132
は、セクションオーバーヘッドに含まれるAUポインタ
を基に、ペイロード中のJ1バイトが到来する時点でJ
1位置パスル検出信号133を出力するようになってい
る。J1位置パルス検出信号は、通常“1”の値を出力
しておりJ1バイトが到来したときだけ“0”のパルス
を出力するようになっている。B3演算回路134に
は、J1位置パスル検出信号133と、STM−N信号
131の双方が入力されている。B3演算回路134
は、J1パルス位置検出信号が入力された時点から1フ
レーム分のデータについての偶パリティを演算し、その
演算結果135を出力するようになっている。B3分離
回路136には、STM−N信号131が入力されてお
り、これに含まれるAUポインタの表わすJ1バイトの
位置を基に、J1バイトから所定のバイト数後に配置さ
れているB3バイトを分離して出力するようになってい
る。比較回路138はB3分離回路136によって分離
されたB3バイトの値と、B3演算回路134の演算結
果135の値を比較し、これらが不一致の場合に、所定
の誤り検出信号139を出力するようになっている。
【0008】図6は、図5に示したB3演算回路部分の
回路構成の概要を表わしたものである。STM−N信号
131は、直−並列変換回路141に入力され、ここ
で、8並列展開されるようになっている。8並列展開さ
れたデータの第1ビット〜第8ビットはそれぞれ偶パリ
ティ演算部1421 〜1428 に入力されている。これ
らの回路構成は同一であり、偶パリティ演算回路142
2 〜1428 の記載は省略してある。図5のJ1位置パ
スル生成回路132の出力するJ1位置パルス検出信号
133はアンド回路144に入力されており、J1位置
パルス検出信号が出力された時点で、演算するパリティ
の値が“0”に初期化されるようになっている。アンド
回路144の出力と、8並列展開されたうちの第1ビッ
ト143は排他的論理和回路145に入力され、その出
力はフリップフロップ回路145に入力されている。S
TM−Nのフレームの先頭バイトの位置を表わしたフレ
ーム同期信号147は、図示しないSTM−Nフレーム
位置検出回路によって生成され、パルス生成回路148
に入力されている。また、パルス生成回路148にはS
TM−N信号のビットレートに応じたクロック信号14
9が入力されている。
回路構成の概要を表わしたものである。STM−N信号
131は、直−並列変換回路141に入力され、ここ
で、8並列展開されるようになっている。8並列展開さ
れたデータの第1ビット〜第8ビットはそれぞれ偶パリ
ティ演算部1421 〜1428 に入力されている。これ
らの回路構成は同一であり、偶パリティ演算回路142
2 〜1428 の記載は省略してある。図5のJ1位置パ
スル生成回路132の出力するJ1位置パルス検出信号
133はアンド回路144に入力されており、J1位置
パルス検出信号が出力された時点で、演算するパリティ
の値が“0”に初期化されるようになっている。アンド
回路144の出力と、8並列展開されたうちの第1ビッ
ト143は排他的論理和回路145に入力され、その出
力はフリップフロップ回路145に入力されている。S
TM−Nのフレームの先頭バイトの位置を表わしたフレ
ーム同期信号147は、図示しないSTM−Nフレーム
位置検出回路によって生成され、パルス生成回路148
に入力されている。また、パルス生成回路148にはS
TM−N信号のビットレートに応じたクロック信号14
9が入力されている。
【0009】パルス生成回路148は、フレーム同期信
号147とクロック信号149を基に、STM−N信号
のフレームの先頭位置から8ビットごとに所定の変換信
号151を出力するようになっている。これに応じて直
−並列変換回路141は8並列変換されたデータをクロ
ック信号149の8クロックごとに出力するようになっ
ている。また、各偶パリティ演算回路1421 〜142
8 のフリップフロップ回路145には、パルス生成回路
148から変換信号151に同期したタイミング信号1
52が入力されている。これにより、8並列変換された
データが直−並列変換回路141から出力されたとき、
このデータとフリップフロップ回路145の出力との排
他的論理和がとられて新たにフリップフロップ回路14
5に保持されるようになっている。
号147とクロック信号149を基に、STM−N信号
のフレームの先頭位置から8ビットごとに所定の変換信
号151を出力するようになっている。これに応じて直
−並列変換回路141は8並列変換されたデータをクロ
ック信号149の8クロックごとに出力するようになっ
ている。また、各偶パリティ演算回路1421 〜142
8 のフリップフロップ回路145には、パルス生成回路
148から変換信号151に同期したタイミング信号1
52が入力されている。これにより、8並列変換された
データが直−並列変換回路141から出力されたとき、
このデータとフリップフロップ回路145の出力との排
他的論理和がとられて新たにフリップフロップ回路14
5に保持されるようになっている。
【0010】ラッチ回路1511 〜1518 は各パリテ
ィ演算回路1421 〜1428 によって求めた1フレー
ム分の偶パリティ演算の演算結果を1ビットずつ保持す
るようになっている。このようにJ1位置パルス検出信
号133を基にして、VC−4パスの1フレーム分のパ
リティデータが求められ、8ビットのパリティデータと
してラッチ回路1511 〜1518 から出力されるよう
になっている。
ィ演算回路1421 〜1428 によって求めた1フレー
ム分の偶パリティ演算の演算結果を1ビットずつ保持す
るようになっている。このようにJ1位置パルス検出信
号133を基にして、VC−4パスの1フレーム分のパ
リティデータが求められ、8ビットのパリティデータと
してラッチ回路1511 〜1518 から出力されるよう
になっている。
【0011】ところで、STM信号に含まれるペイロー
ド部分のデータだけを抽出するときには、セクションオ
ーバーヘッドを分離しなければならない。たとえば、多
重化される数の異なるSTM−1とSTM−4では、そ
のデータ型式が異なるためにいずれかの回路によって、
この双方についてセクションオーバーヘッドの分離をす
ることはできない。特開平4─35238号公報には、
STM−1とSTM−4の双方のフレームから同一の回
路を用いてセクションオーバーヘッドを分離する回路が
開示されている。この回路では、多重化数であるNが1
でないときは、STM−Nの信号をN並列展開し、これ
をN個の分離回路を用いてセクションオーバーヘッドの
分離を行い、Nが1のときはN展開せずにセクションオ
ーバーヘッドの分離を行うようになっている。
ド部分のデータだけを抽出するときには、セクションオ
ーバーヘッドを分離しなければならない。たとえば、多
重化される数の異なるSTM−1とSTM−4では、そ
のデータ型式が異なるためにいずれかの回路によって、
この双方についてセクションオーバーヘッドの分離をす
ることはできない。特開平4─35238号公報には、
STM−1とSTM−4の双方のフレームから同一の回
路を用いてセクションオーバーヘッドを分離する回路が
開示されている。この回路では、多重化数であるNが1
でないときは、STM−Nの信号をN並列展開し、これ
をN個の分離回路を用いてセクションオーバーヘッドの
分離を行い、Nが1のときはN展開せずにセクションオ
ーバーヘッドの分離を行うようになっている。
【0012】
【発明が解決しようとする課題】STM−Nのフレーム
周期は8キロヘルツに固定されているので、多重化する
数が多くなれば、それだけシリアル伝送されるビットレ
ートは高くなる。たとえば、VC−4−16cのように
大きいサイズのパスをSTM−16に収容した場合、あ
るいはそれ以上に多重化されているような場合には8並
列展開した後のビットレートが300メガヘルツ程度の
高速な信号になる。このように高速な信号を処理するた
めには、B3演算回路をECL等の高速な素子によって
構成しなければならず、消費電力の増加を招くという問
題がある。また、ECL素子を用いても、その速度には
限界があり、多重化できる数が制限されてしまうという
問題がある。
周期は8キロヘルツに固定されているので、多重化する
数が多くなれば、それだけシリアル伝送されるビットレ
ートは高くなる。たとえば、VC−4−16cのように
大きいサイズのパスをSTM−16に収容した場合、あ
るいはそれ以上に多重化されているような場合には8並
列展開した後のビットレートが300メガヘルツ程度の
高速な信号になる。このように高速な信号を処理するた
めには、B3演算回路をECL等の高速な素子によって
構成しなければならず、消費電力の増加を招くという問
題がある。また、ECL素子を用いても、その速度には
限界があり、多重化できる数が制限されてしまうという
問題がある。
【0013】特開平4−35238号公報に開示されて
いるセクションオーバーヘッド分離回路と同様に、ST
M−1程度のサイズまで並列展開したデータについてそ
れぞれ偶パリティを計算すれば、ビットレートが低下し
低速の素子を用いることができる。しかしながら、ST
M−1程度まで並列展開し、それぞれに図6に示したよ
うなB3演算回路を用意すると、その回路規模が大きく
なり、1つのLSI上にSTM−N信号の受信回路を形
成することが困難になる。したがって、低速の素子によ
ってB3演算回路を構成するためには、複数のLSIで
分散処理させなければならない。しかしながら、最終的
にVC−4パスの1フレーム分のパリティを求めるため
には、分散処理した各STM−1についての偶パリティ
の結果を1箇所に集約する必要がある。このため、1箇
所に集中する信号線の数が増加し、入出力端子の上限等
から結局1つのLSIに集約することが困難になる。ま
た、STMのペイロードにおけるVC−4パスのフレー
ム位置は、固定されていないので、特開平4−3523
8号公報のように、STM−Nのフレーム同期信号をそ
れぞれの分散回路に与えただけでは、VC−4パスのフ
レーム位置を各分散回路で判別できない。このためB3
演算を複数の演算部で分散して行うことができないとい
う問題がある。
いるセクションオーバーヘッド分離回路と同様に、ST
M−1程度のサイズまで並列展開したデータについてそ
れぞれ偶パリティを計算すれば、ビットレートが低下し
低速の素子を用いることができる。しかしながら、ST
M−1程度まで並列展開し、それぞれに図6に示したよ
うなB3演算回路を用意すると、その回路規模が大きく
なり、1つのLSI上にSTM−N信号の受信回路を形
成することが困難になる。したがって、低速の素子によ
ってB3演算回路を構成するためには、複数のLSIで
分散処理させなければならない。しかしながら、最終的
にVC−4パスの1フレーム分のパリティを求めるため
には、分散処理した各STM−1についての偶パリティ
の結果を1箇所に集約する必要がある。このため、1箇
所に集中する信号線の数が増加し、入出力端子の上限等
から結局1つのLSIに集約することが困難になる。ま
た、STMのペイロードにおけるVC−4パスのフレー
ム位置は、固定されていないので、特開平4−3523
8号公報のように、STM−Nのフレーム同期信号をそ
れぞれの分散回路に与えただけでは、VC−4パスのフ
レーム位置を各分散回路で判別できない。このためB3
演算を複数の演算部で分散して行うことができないとい
う問題がある。
【0014】そこで本発明の目的は、パリティ演算を分
散して処理することのできる誤り検出回路を提供するこ
とにある。
散して処理することのできる誤り検出回路を提供するこ
とにある。
【0015】
【課題を解決するための手段】請求項1記載の発明で
は、直列に伝送されてくるフレーム構成されたデータの
先頭位置を表わしたアドレス情報を基にフレームの先頭
データの到来する時点で所定のフレーム先頭検出信号を
出力するフレーム先頭検出手段と、直列に伝送されてく
るデータを予め定められた1ワードの複数倍のビット幅
の並列データに順次並列展開する並列展開手段と、フレ
ーム先頭検出信号を基にフレームの先頭から1フレーム
分のデータについてこの並列展開手段によって並列展開
された並列データの各ビットごとのパリティ演算を任意
のビット数ずつ分担して行うと共に演算結果を並列−直
列変換する複数のパリティ演算手段と、これら複数のパ
リティ演算手段の演算結果を基に1フレーム分のデータ
についてのパリティデータを生成するフレームパリティ
生成手段とを誤り検出回路に具備させている。
は、直列に伝送されてくるフレーム構成されたデータの
先頭位置を表わしたアドレス情報を基にフレームの先頭
データの到来する時点で所定のフレーム先頭検出信号を
出力するフレーム先頭検出手段と、直列に伝送されてく
るデータを予め定められた1ワードの複数倍のビット幅
の並列データに順次並列展開する並列展開手段と、フレ
ーム先頭検出信号を基にフレームの先頭から1フレーム
分のデータについてこの並列展開手段によって並列展開
された並列データの各ビットごとのパリティ演算を任意
のビット数ずつ分担して行うと共に演算結果を並列−直
列変換する複数のパリティ演算手段と、これら複数のパ
リティ演算手段の演算結果を基に1フレーム分のデータ
についてのパリティデータを生成するフレームパリティ
生成手段とを誤り検出回路に具備させている。
【0016】すなわち請求項1記載の発明では、所定の
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、シリアルで伝送されてきたフ
レームのデータを1ワードの複数倍のビット幅の並列デ
ータに並列展開し、これを複数のパリティ演算手段に分
散してパリティ演算を行うと共に演算結果を並列−直列
変換している。それぞれのパリティ演算手段は、フレー
ム先頭検出信号を基に、パリティデータを求めるべきフ
レームの先頭位置を把握している。フレームパリティ生
成手段は各パリティ演算手段の演算結果を集約し1フレ
ーム分のデータについてのパリティデータを生成してい
る。このように、フレーム先頭検出信号を基にそれぞれ
のパリティ演算手段がフレームの先頭を認識しているの
で、複数に分散してパリティ演算を行っても、フレーム
の先頭から1フレーム分のパリティ演算を行うことがで
きる。
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、シリアルで伝送されてきたフ
レームのデータを1ワードの複数倍のビット幅の並列デ
ータに並列展開し、これを複数のパリティ演算手段に分
散してパリティ演算を行うと共に演算結果を並列−直列
変換している。それぞれのパリティ演算手段は、フレー
ム先頭検出信号を基に、パリティデータを求めるべきフ
レームの先頭位置を把握している。フレームパリティ生
成手段は各パリティ演算手段の演算結果を集約し1フレ
ーム分のデータについてのパリティデータを生成してい
る。このように、フレーム先頭検出信号を基にそれぞれ
のパリティ演算手段がフレームの先頭を認識しているの
で、複数に分散してパリティ演算を行っても、フレーム
の先頭から1フレーム分のパリティ演算を行うことがで
きる。
【0017】請求項2記載の発明では、直列に伝送され
てくるフレーム構成されたデータの先頭位置を表わした
アドレス情報を基にフレームの先頭データの到来する時
点で所定のフレーム先頭検出信号を出力するフレーム先
頭検出手段と、このフレーム先頭検出手段の出力するフ
レーム先頭検出信号を基にフレーム内の所定の位置に配
置された誤り検出符号を抽出する誤り検出符号抽出手段
と、直列に伝送されてくるデータを予め定められた1ワ
ードの複数倍のビット幅の並列データに順次並列展開す
る並列展開手段と、フレーム先頭検出信号を基にフレー
ムの先頭から1フレーム分のデータについてこの並列展
開手段によって並列展開された並列データの各ビットご
とのパリティ演算を任意のビット数ずつ分担して行うと
共に演算結果を並列−直列変換する複数のパリティ演算
手段と、これら複数のパリティ演算手段の演算結果とし
ての並列−直列変換後のそれぞれの直列信号を基に1フ
レーム分のデータについてのパリティデータを生成する
フレームパリティ生成手段と、このフレームパリティ生
成手段によって生成されたパリティデータと誤り検出符
号抽出手段によって抽出された誤り検出符号の値を比較
しこれらが一致しないときに所定の誤り検出信号を出力
する比較手段とを誤り検出回路に具備させている。
てくるフレーム構成されたデータの先頭位置を表わした
アドレス情報を基にフレームの先頭データの到来する時
点で所定のフレーム先頭検出信号を出力するフレーム先
頭検出手段と、このフレーム先頭検出手段の出力するフ
レーム先頭検出信号を基にフレーム内の所定の位置に配
置された誤り検出符号を抽出する誤り検出符号抽出手段
と、直列に伝送されてくるデータを予め定められた1ワ
ードの複数倍のビット幅の並列データに順次並列展開す
る並列展開手段と、フレーム先頭検出信号を基にフレー
ムの先頭から1フレーム分のデータについてこの並列展
開手段によって並列展開された並列データの各ビットご
とのパリティ演算を任意のビット数ずつ分担して行うと
共に演算結果を並列−直列変換する複数のパリティ演算
手段と、これら複数のパリティ演算手段の演算結果とし
ての並列−直列変換後のそれぞれの直列信号を基に1フ
レーム分のデータについてのパリティデータを生成する
フレームパリティ生成手段と、このフレームパリティ生
成手段によって生成されたパリティデータと誤り検出符
号抽出手段によって抽出された誤り検出符号の値を比較
しこれらが一致しないときに所定の誤り検出信号を出力
する比較手段とを誤り検出回路に具備させている。
【0018】すなわち請求項2記載の発明では、所定の
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、フレーム先頭検出信号を基
に、フレーム内の所定の位置に配置された誤り検出符号
を抽出している。シリアルで伝送されてきたフレームの
データは1ワードの複数倍のビット数の並列データに並
列展開された後、複数のパリティ演算手段に分散されて
そのパリティ演算が行われると共に、演算結果を並列−
直列変換している。フレームパリティ生成手段は各パリ
ティ演算手段の演算結果を集約し1フレーム分のデータ
についてのパリティデータを生成している。それぞれの
パリティ演算手段は、フレーム先頭検出信号を基にフレ
ームの先頭位置を把握しているので、フレームの先頭か
ら1フレーム分のパリティデータを求めることができ
る。これと、抽出した誤り検出符号を比較することで、
このフレームのデータについての誤り検出を行ってい
る。
アドレス情報を基に、パリティデータを求めるべきフレ
ームの先頭データが到来した時点でフレーム先頭検出信
号を出力している。また、フレーム先頭検出信号を基
に、フレーム内の所定の位置に配置された誤り検出符号
を抽出している。シリアルで伝送されてきたフレームの
データは1ワードの複数倍のビット数の並列データに並
列展開された後、複数のパリティ演算手段に分散されて
そのパリティ演算が行われると共に、演算結果を並列−
直列変換している。フレームパリティ生成手段は各パリ
ティ演算手段の演算結果を集約し1フレーム分のデータ
についてのパリティデータを生成している。それぞれの
パリティ演算手段は、フレーム先頭検出信号を基にフレ
ームの先頭位置を把握しているので、フレームの先頭か
ら1フレーム分のパリティデータを求めることができ
る。これと、抽出した誤り検出符号を比較することで、
このフレームのデータについての誤り検出を行ってい
る。
【0019】
【0020】
【0021】
【0022】
【0023】
【実施例】以下実施例につき本発明を詳細に説明する。
【0024】図1は本発明の一実施例のおける誤り検出
回路の回路構成の概要を表わしたものである。この誤り
検出回路は、STM−16に収容されたVC−4−16
cパスについてB3演算を行い、その誤り検出を行うも
のである。図5と同一の回路部分には同一の符号を付し
てその説明を適宜省略する。誤り検出回路は主誤り検出
回路11と、第2〜第16の偶パリティ演算回路122
〜1216から構成されている。STM−16信号は、図
示しない直−並列変換回路によって、128並列展開さ
れている。そして、その最初の8ビットに相当するデー
タ13が主誤り検出回路11に入力されている。第2の
偶パリティ演算回路122 〜第16の偶パリティ演算回
路1216にはこれにつづく8ビットごとのデータが順に
入力されている。J1位置パルス生成回路132の出力
するJ1位置パルス検出信号133は、第1〜第16の
偶パリティ演算回路121 〜1216にそれぞれ入力され
ている。これにより、各偶パリティ演算回路のおいて、
J1バイトの位置が把握できるようになっている。
回路の回路構成の概要を表わしたものである。この誤り
検出回路は、STM−16に収容されたVC−4−16
cパスについてB3演算を行い、その誤り検出を行うも
のである。図5と同一の回路部分には同一の符号を付し
てその説明を適宜省略する。誤り検出回路は主誤り検出
回路11と、第2〜第16の偶パリティ演算回路122
〜1216から構成されている。STM−16信号は、図
示しない直−並列変換回路によって、128並列展開さ
れている。そして、その最初の8ビットに相当するデー
タ13が主誤り検出回路11に入力されている。第2の
偶パリティ演算回路122 〜第16の偶パリティ演算回
路1216にはこれにつづく8ビットごとのデータが順に
入力されている。J1位置パルス生成回路132の出力
するJ1位置パルス検出信号133は、第1〜第16の
偶パリティ演算回路121 〜1216にそれぞれ入力され
ている。これにより、各偶パリティ演算回路のおいて、
J1バイトの位置が把握できるようになっている。
【0025】第1〜第16の偶パリティ演算回路121
〜1216はそれぞれ、入力された8つのビットの各ビッ
トごとに、VC−4パスの1フレーム分の偶パリティを
演算するようになっている。各偶パリティ演算回路の出
力するパリティデータは偶パリティ合成回路13に入力
されている。偶パリティ合成回路13は、入力された8
ビット構成の16個のパリティデータの対応するビット
同士の排他的論理和をとりB3演算としての最終的なパ
リティデータを生成するようになっている。偶パリティ
合成回路13の出力するパリティデータとB3バイト分
離回路136によって分離されたB3バイトの値は、比
較器139で比較され、これらが不一致のときに所定の
誤り検出信号が出力されるようになっている。
〜1216はそれぞれ、入力された8つのビットの各ビッ
トごとに、VC−4パスの1フレーム分の偶パリティを
演算するようになっている。各偶パリティ演算回路の出
力するパリティデータは偶パリティ合成回路13に入力
されている。偶パリティ合成回路13は、入力された8
ビット構成の16個のパリティデータの対応するビット
同士の排他的論理和をとりB3演算としての最終的なパ
リティデータを生成するようになっている。偶パリティ
合成回路13の出力するパリティデータとB3バイト分
離回路136によって分離されたB3バイトの値は、比
較器139で比較され、これらが不一致のときに所定の
誤り検出信号が出力されるようになっている。
【0026】図2は、STM−16信号と、主誤り検出
回路および各偶パリティ演算回路に入力される128並
列展開された信号の配列を表わしたものである。STM
−16信号は16多重されているので、フレームの先頭
からの16バイトのデータ21には、多重化される16
個のデータの1バイト目がそれぞれ配置されている。シ
リアルに伝送されるSTM−16信号は、図示しない直
−並列変換回路によって16バイト単位に128並列展
開される。STM−16信号のフレーム同期は、そのセ
クションオーバヘッド内の同期情報を基に図示しないフ
レーム同期回路によってとられている。これにより、1
28並列展開は、STM−16フレームの先頭のバイト
から行われるようになっている。また、セクションオー
バーヘッドに含まれるAUポインタは、ペイロード内の
位置を16バイト単位に表わしている。そして、J1バ
イトはこの16バイト単位の先頭に必ず収容されるよう
になっているので、AUポインタによってJ1バイトの
位置が正確に把握できるようになっている。
回路および各偶パリティ演算回路に入力される128並
列展開された信号の配列を表わしたものである。STM
−16信号は16多重されているので、フレームの先頭
からの16バイトのデータ21には、多重化される16
個のデータの1バイト目がそれぞれ配置されている。シ
リアルに伝送されるSTM−16信号は、図示しない直
−並列変換回路によって16バイト単位に128並列展
開される。STM−16信号のフレーム同期は、そのセ
クションオーバヘッド内の同期情報を基に図示しないフ
レーム同期回路によってとられている。これにより、1
28並列展開は、STM−16フレームの先頭のバイト
から行われるようになっている。また、セクションオー
バーヘッドに含まれるAUポインタは、ペイロード内の
位置を16バイト単位に表わしている。そして、J1バ
イトはこの16バイト単位の先頭に必ず収容されるよう
になっているので、AUポインタによってJ1バイトの
位置が正確に把握できるようになっている。
【0027】128並列展開されたデータのうち、図1
の主誤り検出回路11には16バイトのデータ21の中
の第1バイト22に対応する8ビット分のデータ23が
入力される。そして、図示しないラッチ回路によって、
128並列展開されたデータは、16バイト分のデータ
21がシリアルに伝送されるのと同じ期間だけ保持され
る。このため、各偶パリティ演算回路は、この期間で1
ビット分の処理を行えばよくなり、低速度の素子を用い
ることが可能になっている。次の16バイトのデータ2
4が到来するタイミングで、主誤り検出回路11に入力
されるデータは、次の16バイトのデータ24のうちの
第1バイト目のデータ25を並列展開したデータ26に
切り換わる。各16バイトの第2バイト目に対応するデ
ータは並列展開されて、図1の第2の偶パリティ演算回
路122 に入力される。同様にして、第3バイト目から
第16バイト目までの各バイトに対応するデータは、そ
れぞれ並列展開されて第3〜第16の偶パリティ演算回
路123 〜1216に入力されている。
の主誤り検出回路11には16バイトのデータ21の中
の第1バイト22に対応する8ビット分のデータ23が
入力される。そして、図示しないラッチ回路によって、
128並列展開されたデータは、16バイト分のデータ
21がシリアルに伝送されるのと同じ期間だけ保持され
る。このため、各偶パリティ演算回路は、この期間で1
ビット分の処理を行えばよくなり、低速度の素子を用い
ることが可能になっている。次の16バイトのデータ2
4が到来するタイミングで、主誤り検出回路11に入力
されるデータは、次の16バイトのデータ24のうちの
第1バイト目のデータ25を並列展開したデータ26に
切り換わる。各16バイトの第2バイト目に対応するデ
ータは並列展開されて、図1の第2の偶パリティ演算回
路122 に入力される。同様にして、第3バイト目から
第16バイト目までの各バイトに対応するデータは、そ
れぞれ並列展開されて第3〜第16の偶パリティ演算回
路123 〜1216に入力されている。
【0028】図3は、図1に示した偶パリティ演算回路
の回路構成の概要を表わしたものである。この図は第1
の偶パリティ演算回路121 を表わしている。第2〜第
16の偶パリティ演算回路122 〜1216は同一の回路
構成でありその説明は省略する。また、図6に示したB
3演算回路と同一の部分には同一の符号を付してその説
明を適宜省略する。8ビットの並列データ31の各ビッ
トは、それぞれ単位パリティ演算回路321 〜328 に
入力されている。単位パリティ演算回路311は、パル
ス生成回路148からそれぞれタイミング信号152を
入力し、J1位置パルス検出信号133を基にVC−4
パスのフレームの先頭から該当するビットについて1フ
レーム分の偶パリティを演算するようになっている。並
−直列変換回路33は、第1〜第8の単位パリティ演算
回路321 〜328 によって求められた1フレーム分の
ビット毎のパリティデータを入力し、これを並列直列変
換し、シリアル信号として出力するようになっている。
これにより、各偶パリティ演算回路から出力される信号
線の数は1本だけになるので、主誤り検出回路11の偶
パリティ合成回路13に集中する信号線の数は16本だ
けになっている。また、図1に示した偶パリティ合成回
路13は、シリアルに入力されるデータの対応するビッ
ト位置のデータ同士の排他的論理和を取り、これを直並
列変換して出力するようになっている。
の回路構成の概要を表わしたものである。この図は第1
の偶パリティ演算回路121 を表わしている。第2〜第
16の偶パリティ演算回路122 〜1216は同一の回路
構成でありその説明は省略する。また、図6に示したB
3演算回路と同一の部分には同一の符号を付してその説
明を適宜省略する。8ビットの並列データ31の各ビッ
トは、それぞれ単位パリティ演算回路321 〜328 に
入力されている。単位パリティ演算回路311は、パル
ス生成回路148からそれぞれタイミング信号152を
入力し、J1位置パルス検出信号133を基にVC−4
パスのフレームの先頭から該当するビットについて1フ
レーム分の偶パリティを演算するようになっている。並
−直列変換回路33は、第1〜第8の単位パリティ演算
回路321 〜328 によって求められた1フレーム分の
ビット毎のパリティデータを入力し、これを並列直列変
換し、シリアル信号として出力するようになっている。
これにより、各偶パリティ演算回路から出力される信号
線の数は1本だけになるので、主誤り検出回路11の偶
パリティ合成回路13に集中する信号線の数は16本だ
けになっている。また、図1に示した偶パリティ合成回
路13は、シリアルに入力されるデータの対応するビッ
ト位置のデータ同士の排他的論理和を取り、これを直並
列変換して出力するようになっている。
【0029】このように、J1位置パスル検出信号を、
それぞれの偶パリティ演算回路に供給したので、J1バ
イトから始まる1フレームのデータについての偶パリテ
ィ演算を分散して処理することができる。さらに、分散
して演算した結果を、シリアル伝送するようにしたの
で、主誤り検出回路11に集中する信号線の本数を少な
くすることができ、LSI化の制約を受け難くなってい
る。
それぞれの偶パリティ演算回路に供給したので、J1バ
イトから始まる1フレームのデータについての偶パリテ
ィ演算を分散して処理することができる。さらに、分散
して演算した結果を、シリアル伝送するようにしたの
で、主誤り検出回路11に集中する信号線の本数を少な
くすることができ、LSI化の制約を受け難くなってい
る。
【0030】以上説明した実施例は、STM−16、V
C−4−16cのデータ構成に対応する誤り検出回路で
あるが、多重化される数はこれに限られるものではな
い。また、実施例では、VC−4−16cの16バイト
単位のデータを128並列展開して処理するようにした
が、必ずしも128並列展開しなくてもよい。たとえ
ば、これを64並列展開して処理することも可能であ
る。この場合でも、STM−Nのフレーム同期が取られ
ているので、J1バイトは、64並列された先頭の8ビ
ットに配置される。したがって、J1位置パルス検出信
号を基に、J1バイトから1フレーム分のデータについ
てB3演算を行うことができる。また、並列展開された
データを8ビットごとに分散させたが、8ビットのm倍
(mは、Nの整数分の1の値)であって良い。このとき
は、各偶パリティ演算回路は、8×mビットのそれぞれ
のビットについてパリティを演算することになる。さら
に、パリティ合成回路において、8ビットのうちの対応
するビットどうしの排他的論理和をとるようにしておけ
ば、各偶パリティ演算回路は、必ずしも8ビットの整数
倍のビット数を処理しなくてもよい。
C−4−16cのデータ構成に対応する誤り検出回路で
あるが、多重化される数はこれに限られるものではな
い。また、実施例では、VC−4−16cの16バイト
単位のデータを128並列展開して処理するようにした
が、必ずしも128並列展開しなくてもよい。たとえ
ば、これを64並列展開して処理することも可能であ
る。この場合でも、STM−Nのフレーム同期が取られ
ているので、J1バイトは、64並列された先頭の8ビ
ットに配置される。したがって、J1位置パルス検出信
号を基に、J1バイトから1フレーム分のデータについ
てB3演算を行うことができる。また、並列展開された
データを8ビットごとに分散させたが、8ビットのm倍
(mは、Nの整数分の1の値)であって良い。このとき
は、各偶パリティ演算回路は、8×mビットのそれぞれ
のビットについてパリティを演算することになる。さら
に、パリティ合成回路において、8ビットのうちの対応
するビットどうしの排他的論理和をとるようにしておけ
ば、各偶パリティ演算回路は、必ずしも8ビットの整数
倍のビット数を処理しなくてもよい。
【0031】
【発明の効果】このように請求項1記載の発明によれ
ば、パリティ演算手段はそれぞれフレーム先頭検出信号
を基にフレームの先頭位置を把握しているので、分散し
てパリティ演算を行っても、フレームの先頭から1フレ
ーム分のパリティ演算を行うことができる。分散して処
理することにより、各パリティ演算手段で必要とされる
処理速度が低くなり、低速度の素子によって誤り検出回
路を構成することができる。
ば、パリティ演算手段はそれぞれフレーム先頭検出信号
を基にフレームの先頭位置を把握しているので、分散し
てパリティ演算を行っても、フレームの先頭から1フレ
ーム分のパリティ演算を行うことができる。分散して処
理することにより、各パリティ演算手段で必要とされる
処理速度が低くなり、低速度の素子によって誤り検出回
路を構成することができる。
【0032】また請求項2記載の発明によれば、パリテ
ィ演算手段およびフレームパリティ生成手段によって求
めたパリティデータと、フレーム内の所定の位置に配置
された誤り検出符号をフレーム先頭検出信号を基にして
抽出し、これらを比較している。これにより、フレーム
内のデータに誤りが生じているかどうかの判別を容易に
行うことができる。また、シリアル伝送されるビットレ
ートが高くなっても、分散処理しているので、パリティ
演算を比較的低速度の回路素子を用いて行うことができ
る。
ィ演算手段およびフレームパリティ生成手段によって求
めたパリティデータと、フレーム内の所定の位置に配置
された誤り検出符号をフレーム先頭検出信号を基にして
抽出し、これらを比較している。これにより、フレーム
内のデータに誤りが生じているかどうかの判別を容易に
行うことができる。また、シリアル伝送されるビットレ
ートが高くなっても、分散処理しているので、パリティ
演算を比較的低速度の回路素子を用いて行うことができ
る。
【0033】
【0034】しかも請求項1または請求項2記載の発明
によれば、複数のパリティ演算手段の演算結果を並列−
直列変換した後、フレームパリティ生成手段に送出して
いる。これにより、フレームパリティ生成手段に集中す
る信号腺の数を少なくすることができる。たとえば、比
較的サイズの大きいVC−4−Xcパスを扱う場合で
も、1箇所に集中する信号線の数が少なくなりLSI化
の制約を受け難くい。その結果、パリティ演算の分散処
理を容易に行うことができる。
によれば、複数のパリティ演算手段の演算結果を並列−
直列変換した後、フレームパリティ生成手段に送出して
いる。これにより、フレームパリティ生成手段に集中す
る信号腺の数を少なくすることができる。たとえば、比
較的サイズの大きいVC−4−Xcパスを扱う場合で
も、1箇所に集中する信号線の数が少なくなりLSI化
の制約を受け難くい。その結果、パリティ演算の分散処
理を容易に行うことができる。
【図1】本発明の一実施例における誤り検出回路につい
てその構成の概要を表わしたブロック図である。
てその構成の概要を表わしたブロック図である。
【図2】STM−16フレームにおけるデータの配列お
よびこれを並列展開したときのデータの配列を表わした
説明図である。
よびこれを並列展開したときのデータの配列を表わした
説明図である。
【図3】図1に示した誤り検出回路の偶パリティ演算回
路部分についてその回路構成の概要を表わしたブロック
図である。
路部分についてその回路構成の概要を表わしたブロック
図である。
【図4】STM−N信号およびVC−4パスのフレーム
構成を表わした説明図である。
構成を表わした説明図である。
【図5】従来から使用されているB3誤り検出回路の構
成を表わしたブロック図である。
成を表わしたブロック図である。
【図6】図5に示したB3誤り検出回路のB3演算回路
部分についてその回路構成の概要を表わしたブロック図
である。
部分についてその回路構成の概要を表わしたブロック図
である。
11 主誤り検出回路 121 〜1216 偶パリティ演算回路 13 偶パリティ合成回路 321 〜328 単位偶パリティ演算回路 33 並−直列変換回路 132 J1位置パルス生成回路 136 B3バイト分離回路 139 比較回路 144 アンド回路 145 フリップフロップ回路 146 排他的論理和回路 151 ラッチ回路
Claims (2)
- 【請求項1】 直列に伝送されてくるフレーム構成され
たデータの先頭位置を表わしたアドレス情報を基にフレ
ームの先頭データの到来する時点で所定のフレーム先頭
検出信号を出力するフレーム先頭検出手段と、 前記直列に伝送されてくるデータを予め定められた1ワ
ードの複数倍のビット幅の並列データに順次並列展開す
る並列展開手段と、 前記フレーム先頭検出信号を基にフレームの先頭から1
フレーム分のデータについてこの並列展開手段によって
並列展開された並列データの各ビットごとのパリティ演
算を任意のビット数ずつ分担して行うと共に演算結果を
並列−直列変換する複数のパリティ演算手段と、 これら複数のパリティ演算手段の演算結果を基に1フレ
ーム分のデータについてのパリティデータを生成するフ
レームパリティ生成手段とを具備することを特徴とする
誤り検出回路。 - 【請求項2】 直列に伝送されてくるフレーム構成され
たデータの先頭位置を表わしたアドレス情報を基にフレ
ームの先頭データの到来する時点で所定のフレーム先頭
検出信号を出力するフレーム先頭検出手段と、 このフレーム先頭検出手段の出力するフレーム先頭検出
信号を基にフレーム内の所定の位置に配置された誤り検
出符号を抽出する誤り検出符号抽出手段と、 前記直列に伝送されてくるデータを予め定められた1ワ
ードの複数倍のビット幅の並列データに順次並列展開す
る並列展開手段と、 前記フレーム先頭検出信号を基にフレームの先頭から1
フレーム分のデータについてこの並列展開手段によって
並列展開された並列データの各ビットごとのパリティ演
算を任意のビット数ずつ分担して行うと共に演算結果を
並列−直列変換する複数のパリティ演算手段と、 これら複数のパリティ演算手段の演算結果としての並列
−直列変換後のそれぞれの直列信号を基に1フレーム分
のデータについてのパリティデータを生成するフレーム
パリティ生成手段と、 このフレームパリティ生成手段によって生成されたパリ
ティデータと前記誤り検出符号抽出手段によって抽出さ
れた誤り検出符号の値を比較しこれらが一致しないとき
に所定の誤り検出信号を出力する比較手段とを具備する
ことを特徴とする誤り検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6278020A JP2671834B2 (ja) | 1994-11-11 | 1994-11-11 | 誤り検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6278020A JP2671834B2 (ja) | 1994-11-11 | 1994-11-11 | 誤り検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08139702A JPH08139702A (ja) | 1996-05-31 |
JP2671834B2 true JP2671834B2 (ja) | 1997-11-05 |
Family
ID=17591533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6278020A Expired - Lifetime JP2671834B2 (ja) | 1994-11-11 | 1994-11-11 | 誤り検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2671834B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ITTO980323A1 (it) * | 1998-04-15 | 1999-10-15 | Alsthom Cge Alcatel | Metodo e circuito per la rivelazione di disuguaglianze nei pacchetti d i identificazione di traccia in trame sdh. |
KR20020055519A (ko) * | 2000-12-28 | 2002-07-09 | 엘지전자 주식회사 | 통신시스템에서의 에러 검출 장치 |
CN106301298A (zh) * | 2016-08-09 | 2017-01-04 | 上海斐讯数据通信技术有限公司 | 一种通信传输系统及通信传输方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06214815A (ja) * | 1993-01-14 | 1994-08-05 | Mitsubishi Electric Corp | 直列パリティ算出回路 |
JP3044355U (ja) * | 1997-06-13 | 1997-12-22 | 前澤給装工業株式会社 | 管継手における抜け止め及び止水構造 |
-
1994
- 1994-11-11 JP JP6278020A patent/JP2671834B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08139702A (ja) | 1996-05-31 |
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