JPH04150631A - 誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 通信網における誤り検出回路に関し、 ＣＣＩＴＴ　Ｇ７０４（２，３）　（７）２．ＯＭｂｐ
ｓ、　１．５Ｍｂｐｓ系のＰＢＸ間における１次群イン
ターフェースでの通信データのビットエラーを検出する
全（新規なＣＲＣによる誤り検出回路を提供することを
目的とし、フレーム群ごとにそのデータについてのＣＲ
Ｃビットを演算し、これを次順のフレーム群に収容して
通信されるデータの誤り検出回路において、受信したデ
ータから各フレーム群に同期する同期信号を作成する同
期信号作成回路と、前記同期信号に関連づけて、受信し
たデータの各フレーム群からＣＲＣビットを抽出するＣ
ＲＣビット抽出回路と、 前記同期信号に関連づけて、受信したデータの各フレー
ム群ごとにそのデータについてめＣＲＣビットを演算す
るＣＲＣビット演算回路（４）と、対応するフレーム群
についての、ＣＲＣビット抽出回路が抽出したＣＲＣビ
ット及びＣＲＣビット演算回路が演算したＣＩ？Ｃビッ
トを比較する比較回路とを具備するように構成する。

〔産業上の利用分野］ 本発明は通信網における誤り検出回路に関し、更に詳述
すればｌ５ＤＮ　（ユｎｔｅｇｒａｔｅｄ　Ｓ　ｅｒｖ
ｉｃｅｓＤ　１ｇ１ｔａｌ　　Ｎｅｔｗｏｒｋ、ディジ
タルサービス総合網）のＰＢＸ間の１次群インターフェ
ース回路に適合する全く新しいＣＲＣ回路を提案するも
のである。

〔従来の技術〕

情報速度２．０４８Ｍｂｐｓの従来の通信網では、ＰＢ
Ｘ（構内交換機）間における１次群インターフェース上
での通信データにおいてはビットエラーの監視は行われ
ていなかった。ところがＣＣＩＴＴ　Ｇ７０４（２，３
）規格で定められている２、０Ｍｂｐｓ系（Ｃｅｐｔ系
）又は１．５Ｍｂｐｓ系（ＴＩ系）では伝送路データの
信転性向上のためにＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｒ
＋ｍｄａｎｃｙ　Ｃｈｅｃｋ）による誤り検出を行うこ
とが提案されている。

なおＣＲＣ自体は例えば昭和５９年１月１５日ラティス
社刊「最新データ通信用語辞典」第７７頁に記載されて
いる。また通信制御装置にこれを用いたものとして例え
ば特開昭５６−１２９４５１号公報が公知である。

〔発明が解決しようとする課題］ 本発明は上述の２．ＯＭｂｐｓ、　１．５Ｍｂｐｓ系の
ＰＢＸ間における１次群インターフェースでの通信デー
タのビットエラーを検出する全く新規なＣＲＣによる誤
り検出回路を提供することを目的とする。

〔課題を解決するための手段） 第１図は本発明の誤り検出回路の原理ブロック図である
。

受信データはフレーム群ごとに、先行フレーム群のデー
タについてのＣＲＣビットを収容しているが、このよう
なデータが与えられる同期信号作成回路３は各フレーム
群に同期する同期信号を作成する。この同期信号及び受
信データが与えられるＣＲＣビット抽出回路２は受信デ
ータの各フレーム群からＣＲＣビットを抽出する。

同様に受信データ及び同期信号が与えられるＣ’ＲＣビ
ット演算回路４は各フレーム群ごとにそのデータについ
てのＣＲＣビットを演算する。

ＣＲＣビット抽出回路２及びＣＲＣビット演算回路４の
出力は比較回路５に入力されてここで比較されるように
しである。比較回路５の入力は対応するフレーム群のＣ
ＲＣビットである。

〔作用〕

同期信号作成回路３が作成した同期信号に従いＣＲＣビ
ット抽出回路２は受信データに収容されているＣＲＣビ
ットを抽出し、一方ＣＲＣビット演算回路４は受信デー
タのＣＲＣビットを演算する。

各フレーム群のＣＲＣビットは１フレ一ム群遅れて受信
される。従ってその時間差を調整して、対応するフレー
ム群について演算したＣＲＣピントと抽出したＣＲＣビ
ットとを比較回路５へ与えると受信データが正常である
場合は両ＣＲＣビットは一致し、データ誤りがあった場
合は不一致となる。不一致の場合、比較回路５はエラー
信号を発する。

〔実施例〕

以下本発明を２．０Ｍｂｐｓ系でＣＲＣ４の符号を用い
る場合の実施例を示す図面に基づいて詳述する。

第２図は本発明の誤り検出回路Ａを含む１次群インター
フェース１のブロック図である。この１次群インターフ
ェース１は図示しないｌ５ＤＮ網に連なる１次群インタ
ーフェース回線６と、ＰＢＸ　７との間に設けられる。

１次群インターフェース回線６はレシーバ１１に接続さ
れ、レシーバ１１はＰＣＭフォーマント生成回路１２に
接続され、ＰＣＭフォーマット生成回路１２は本発明の
誤り検出回路Ａ及び制御回路１３に接続され、制御回路
１３はＰＢＸ　７に連なっている。

本発明に係る受信時の動作について説明すると、１次群
インターフェース回線６を介してレシーバ１１がデータ
を受信すると、受信データはＴＴＬレベルに変換されて
ＰＣＭフォーマット生成回路１２へ入力される。

レシーバ１１はまた情報速度に同期するクロックＲＣＬ
Ｋ　（第５図参照）を抽出する。

ＰＣＭフォーマント生成回路１２ではフレーム同期を行
う。つまり、１マルチフレームごとに同期信号［？５Ｙ
ＮＣ（第５図参照）を生成する。ＰＣＭフォーマット生
成回路１２はまた受信データをＮＲＺのデータＲＳＥＲ
（第６図参照）に変換する。

これらクロックＲＣＬＫ、同期信号ＲＳＹＮＣ、受信デ
ータＲ５ＥＲは誤り検出回路Ａ及び制御回路１３へ入力
される。

制御回路１３は受信データＲＳＥＲをＰＢＸ　７へ与え
る。

次に第３．４図に基づいて受信データのフレーム構成に
ついて説明する。

通信データＲ３ＥＲはマルチフレームを１つの単位とし
て構成されており、第３図はＮ番目のマルチフレームと
、Ｎ＋１番目のマルチフレームの一部とを示している。

各マルチフレームは２つのサブマルチフレームＳＭＦ　
Ｉ及びＳＭＦ　Ｉｆから構成されていて、各サブマルチ
フレームは８フレームがらなっている。即ち、サブマル
チフレームＳＭＦ　ＩはフレームＦ０〜Ｆｔ、ＳＭＦＩ
はフレームＦ、〜Ｆ＋ｓからなる。前述のフレーム群は
サブマルチフレームを指している。

１フレームは例えばフレームＦ０について拡大して示す
ようにタイムスロットＴＳＯ〜ＴＳ３１の３２チヤンネ
ルからなっており、１タイムスロツトは、例えばタイム
スロットＴＳＯについて拡大して示すように８ビツトか
ら成る。

ＣＲＣビットはサブマルチフレームごとに作成され、こ
れが次順のサブマルチフレームに収容される。従ってＮ
マルチフレームの前半のサブマルチフレームＳＭＦ　Ｉ
について作成されたＣＲＣビットは後半のサブマルチフ
レームＳ？ＩＦ　１１中に収容され、Ｎマルチフレーム
の後半のサブマルチフレームＳＭＦ　ＩＩについて作成
されたＣＲＣビットは次のＮ＋１マルチフレームの前半
のサブマルチフレームＳＭＦ　Ｉ中に収容される。　Ｃ
ＲＣビットは４ビツトであり、収容場所は奇数番目（添
字は偶数）のフレームの第１タイムスロツトＴＳＯの第
１ビツトである。第３図はフレームＦ、のタイムスロッ
トＴＳＯの第１ビツトにＣＲＣビットＣ！ｌが収容され
ていることを表している。

第４図はあるマルチフレームについてのサブマルチフレ
ームＳＭＦ　Ｉ　、　ＳＭＦ　Ｉｔについて各フレーム
ＦＭＯ〜ＦＭ１５のタイムスロットＴＳＯの第１ビツト
に収容されるデータを示し、ＣＲＣビットはＣａ１ｌ　
　ＣａｉＣＺ：１＋　Ｃ２４＋及びＣｒｔ、　　Ｃｒｔ
、　　Ｃｔｓ、　ＣＩａテ示している。なお第４図中の
Ｓ　７．　Ｓ　！はスペアビットである。

第５図は誤り検出面ｌｓＡ要部の詳細を示している。Ｐ
ＣＭフォーマット生成回路１２が出力したクロックＲＣ
ＬＫ、同期信号ＲＳＹＮＣ，受信データＲＳＥＲは同期
信号作成回路３へ入力される。同期信号作成回路３は所
謂マルチフレーム認識回路であり、ＲＡＳ（Ｍｕｌｔｆ
ｒａｍｅ　Ａｌｉｇｎｍｅｎｔ　Ｓｉｇｎａｌ）　　ビ
ット列００１０１１　Ｓ　、　、　Ｓ　！（第４図の奇
数番フレームのデータ参照）をもとにマルチフレーム認
識し、第６図に示すように各マルチフレームのサブマル
チフレームＳＭＦ　Ｉの先頭に同期する同期信号ＲＭＳ
ＹＮ、サブマルチフレームＳＭＦ　Ｉｔの先頭に同期す
る同期信号ＲＨ５ＹＮを作成し、これら及びこれら夫々
の相補の同期信号Ｂ■Ｔｉ−を出力する。−同期信号４
ｍ−はサブマルチフレームＳＭＦ　ＩのためのＣＲＣビ
ット演算を行う第１演算回路４１、サブマルチフレーム
ＳＭＦ　ＩｔのためのＣＲＣビット演算を行う第２演夏
回路４２へ入力される。同期信号ＲＭＳＹＮ、　ＲＨＳ
ＹＮは比較回路５へ入力される。受信データＲ５ＥＲ及
びクロックＲＣＬＫは第１．第２演算回路４１．４２に
も与えられる。

次に第１．第２演真回路４１．４２の構成について説明
する。４つのＤフリップフロップＤ　４１　Ｄ　３＋Ｄ
ｚ、ＤＩ及び：））（７）ＥｘＯＲ回路ＥＯ１，ＥＯ２
ニよッテ構成されるＣＲＣビットの演算部４１ａ、４２
ａが夫々サブマルチフレームＳＭＦ　Ｉ　、　ＳＭＦ　
ＩＩのＣＲＣビットを演算する。この演算部４１ａ、４
２ａの構成はＧ　（Ｘ）−Ｘ’　＋Ｘ＋１ （但しＸ′１のｎは最高次数ＣＲＣ演算回路がｎ個のシ
フトレジスタで構成されることを示す、） の演算を行うものとなっている。

ＥｘＯＲ回路ＥＯＩの一人力端子には受信データＲＳＥ
Ｒが入力され、その出力はＤフリップフロップＤ４のデ
ータ端子に入力されている。Ｄフリップフロップのセッ
ト出力はＥｘＯＲ回路ＥＯ２の一人力となっており、そ
の出力はＤフリップフロップＤ、のデータ端、子に与え
られる。ＤフリップフロップＤｓ。

Ｄｔ、Ｄ、は、カスケードに接続されており、Ｄフリッ
プフロップＤ、、Ｄ、、ＤＩ、Ｄ、の出力は第１．第２
演算回路４１．４２夫々でラッチ回路Ｒ３，。

Ｒ２１に与えられ、ここにラッチされる。

ＤフリップフロップＤ、の出力はまたＥｘＯＲ回路２０
１の抽入力となっている。ＥｘＯＲ回路ＥＯＩの出力は
ＥｘＯＲ回路ＥＯ２の抽入力となっている。クロ、２り
ＲＣＬＫはＤフリップフロップＤ＝　、Ｄｓ　、Ｄ！　
、’Ｄ１にトリガ信号として与えられる。また同期信号
１１丁（回路４１）又はｍ丁（回路４２）がＤフリップ
フロップＤ、、Ｄ、、Ｄ、、Ｄ、のリセット信号として
与えられている。ラッチ回路ＲＩＩＩ　　Ｒ１＋の夫々
にはラッチを指令する信号として夫々同期信号ｆｌ”ｆ
ｆｒ、　ＲＭＳＹＮが入力される。ラッチ回路Ｒ１＋及
びＲ７１に各ラッチされた４ビツトのデータ、つまりＣ
ＲＣビットＣＩｌｌ　　Ｃ１ｔ、ＣＩ３＋　　ＣＩ４及
びＣ３１゜ＣＺＲ＋　　Ｃｌ３＋　　Ｃ２４を、比較回
路５の第１比較部５１及び第２比較部５２を各構成し、
各４つのＥｘＯＲ回路からなるＥｘＯＲ回路群５１ａ及
び５２ａに各ＥｘＯＲ回路の一人力として与える。これ
らのＥｘＯＲ回路群５１ａ及び５２ａの各ＥｘＯＲ回路
の抽入力はＣＲＣビット抽出回路３がサブマルチフレー
ムＳＭＦ　Ｉ及びＳＭＦ　Ｉ［から各抽出した各４ビツ
トのＣＲＣビットＣＩＩＩ　　Ｃｌ２１　　Ｃｌ３Ｃ１
４及びＣｌＩｎ　　Ｃｔｔ、　Ｃｚ＊＋　Ｃｔａとなっ
ている。

ＥｘＯＲ回路群５１ａ、５２ａの４ビツトの出力は４人
力のＯＲ回路５１ｂ、５２ｂに入力され、ＯＲ回路５１
ｂ、５２ｂ出力はＤフリップフロップ５３．５４のデー
タ端子に入力される。同期信号ＲＭＳＹＮ　、　ＲＭＳ
ＹＮは夫々Ｄフリップフロップ５３．５４のトリガ端子
に与えられ、Ｄフリップフロップ５３．５４のＱ出力は
ＯＲ回路５５の２人力としてあり、該ＯＲ回路５５から
のエラー信号を得るようにしである。

以上の構成の誤り検出回路の動作を第６図のタイムチャ
ートを用いて説明する。

受信データは第１．第２演算回路４１４２夫々のＥｘＯ
Ｒ回路ＥＯＩへ入力される一方、クロックＲＣＬＫがＤ
フリップフロップＤ、　　　Ｄ３．Ｄ、、Ｄ、にトリガ
パルスとして与えられるので、ＤフリップフロップＤ４
〜Ｄ１に４ビツトのデータが詰まった後はこれらＤフリ
ップフロップＤ４〜Ｄ、の出力の４ビツトがＣＲＣビッ
トとなる。Ｎ番目のマルチフレームの先頭で精製された
同期信号ＲＭＳＹＮでリセットされた第１演算回路４１
のＤフリップフロップＤ、〜Ｄ、にクロックＲＣＬＫに
よって次々と受信データが入力されていき、やがてサブ
マルチフレームＳＭＦ　Ｉが終了してサブマルチフレー
ムＳＭＦ　ＩＩになると、その先頭で同期信号ｍが発生
し、う・シチ回路Ｒ１にはＤフリップフロップＤ４〜Ｄ
。

の出力がラッチされる。

つまりＮ番目のマルチフレームのサブマルチフレー になる。このラッチデータはＥｘＯＲ回路群５１ａに与
えられる。

一方、上述の同期信号Ｗ−によってリセットされた第２
演算回路４２のＤフリップフロップＤ４〜Ｄ、にはＮ番
目のマルチフレームのサフ゛マＪレチフレームＳＭＦ　
Ｈのデータが次々とクロッ゛′りＲＣＬＫに同期して与
えられていく。サブマルチフレームＳＭＰ　Ｉ［が終了
してＮ＋１番目のマルチフレームのサブマルチフレーム
ＳＭＦ　　Ｉになるとその先頭゛で同期信号ＲＭＳＹＮ
　、　ｉ［ｆｆ″が現れる。同期信号１丁■−によって
サブマルチフレームＳＭＦ　ＩｔのＣＲＣビットも前同
様にして第２演算回路４２のラッチ回路ＲＩ２にラッチ
されることになる。

さてこのようにしてＮ番目のマルチフレームのサブマル
チフレームＳＭＦ　ｎが入力されるとその最後のフレー
ムＦＩＳになる迄にここに収容されていた先行サブマル
チフレームＳ？ＩＦ　ＩのＣＲＣビット■Ｃ１ｌＩＣＩ
！Ｉ　　Ｃ＋３．　　Ｃｌａが抽出されることになり、
のＣＲＣビット■は第１比較部５１のＥｘＯＲ回路群５
１ａに与えられることになる。そして同期信号ＲＭＳＹ
Ｎが与えられるとＤフリップフロップ５３は第１比較部
５１のＯＲ回路５．１ｂ出力をラッチする。

サブマルチフレームＳＭＦ　Ｉの演算によって得たＣＲ
ＣビットＯと、受信データ中から抽出したＣＲＣビット
■とが４ビツトとも一致するとＥｘＯＲ回路群５１ｂの
出力は総て０であり、ＯＲ回路５１ｂの出力も０である
のでＤフリップフロップ５３にはＯがセットされること
になる。従ってＯＲ回路５５出力は０であり、エラー信
号は出ないことになる。

両ＣＲＣビット■、■のいずれか１ビツトが不一致であ
る場合はＯＲ回路５１ｂ出力又は５５出力はｌとなり、
エラー信号が得られる。

次にＮ＋１番目のマルチフレームのサブマルチフレーム
ＳＭＦ　Ｉが入力されると同期信号Ｒ）ＩＳＹＮ、　ｎ
Ｉｎ−が現れ、この時点でラッチ回路Ｒ２１にＮ番目の
マルチフレームのサブマルチフレームＳＭＦ　ＩｔのＣ
ＲＣビット■Ｃ，、、Ｃ，□＋　　Ｃ！３＋　　Ｃ２ｇ
がラッチされることになる。このときまでに上記サブマ
ルチフレームＳＭＦ　ＩＩに収容されていた先行サブマ
ルチフレームＳＭＦ　ＩＩのＣＲＣビットのＣｔ＋ｔＣ
ｚ□、　ＣＨａ、　Ｃ２４が抽出されているからこれら
の比較結果が同期信号ＲＨ５ＹＮでＤフリップフロップ
５４にセットされることになる。

両ＣＲＣビットＧ、■が一致すればＯＲ回路５５出力は
０となる。、そしていずれか１ビツトが不一致であれば
エラー信号が得られる。

以下サブマルチフレーム毎に算出ＣＲＣビットと抽出Ｃ
ＲＣビットとの比較が行われていく。

１．５Ｍｂｐｓ系では６ビツトのＣＲＣを用いることが
規定されている。

第７図は１．５Ｍｂｐｓ系でＣＲＣ６の符号を用いる場
合の実施例のＣＲＣビット演算回路及び比較回路５の要
部を示している。図示の部分は前半のサブマルチフレー
ムＳ？ＩＦ　Ｉ側のＣＲＣビットの演算をする第１演算
回路４１の部分及びその比較を行う第１比較部５１の部
分のみを示している。この構成は演算部４１ａがＤフリ
ップフロップＤｂ　、ＥｘＯＲ回路ＥＯ２、Ｄフリップ
フロップＤｓ　、Ｄ４　、Ｄ３．Ｄ２　、Ｄ＋ＥｘＯＲ
回路ＥＯＩによって構成され、６ビツトのＣＲＣビット
Ｃ＋、Ｃｚ、Ｃｚ、Ｃ４，Ｃ＝、Ｃ，を得、これを６ビ
ツトのラッチ回路Ｒｌ　＋でラッチし、抽出した６ビツ
トのＣＲＣビットＣＩＩ　Ｃ！、　Ｃ３，Ｃ−、Ｃ５，
Ｃｂ　と６ビツト構成の第１比較部５１で比較するよう
にしたものである。演算部４１ａの構成は Ｇ　（Ｘ）　＝χ６　＋Ｘ＋１ を演算するものとなっている。

対応する部分には対応する番号を付して説明を省略する
。

〔発明の効果〕

以上の如き本発明による場合はＣＣＩＴＴＧ、７０４（
２，３） に要求するＣＲＣによる誤り検出を簡潔な回路構成で実
現できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は１次群イン
ターフェースのブロック図、第３図はマルチフレームの
説明図、第４図はＣＲＣビットの収容状況説明図、第５
図は誤り検出回路の要部ブロック図、第６図はそのタイ
ムチャート、第７図は他の実施例のＣＲＣ演算回路要部
のブロック図である。 ２・・・ＣＲＣビット抽出回路　３・・・同期信号作成
回路　４・・・ＣＲＣビット演算回路　５・・・比較回
路本発明の誤り検出回路の原理図 第 ］ 図

Claims (1)

【特許請求の範囲】
1. （１）フレーム群ごとにそのデータについてのＣＲＣビ
   ットを演算し、これを次順のフレーム群に収容して通信
   されるデータの誤り検出回路において、 受信したデータから各フレーム群に同期する同期信号を
   作成する同期信号作成回路（３）と、前記同期信号に関
   連づけて、受信したデータの各フレーム群からＣＲＣビ
   ットを抽出するＣＲＣビット抽出回路（２）と、前記同
   期信号に関連づけて、受信したデータの各フレーム群ご
   とにそのデータについてのＣＲＣビットを演算するＣＲ
   Ｃビット演算回路（４）と、対応するフレーム群につい
   ての、ＣＲＣビット抽出回路（２）が抽出したＣＲＣビ
   ット及びＣＲＣビット演算回路（４）が演算したＣＲＣ
   ビットを比較する比較回路（５）とを具備することを特
   徴とする誤り検出回路。