JPH08147179A - データ乗換制御回路 - Google Patents
データ乗換制御回路Info
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- JPH08147179A JPH08147179A JP6284832A JP28483294A JPH08147179A JP H08147179 A JPH08147179 A JP H08147179A JP 6284832 A JP6284832 A JP 6284832A JP 28483294 A JP28483294 A JP 28483294A JP H08147179 A JPH08147179 A JP H08147179A
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- Japan
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- circuit
- clock
- error
- data
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Abstract
(57)【要約】
【目的】受信クロック・タイミングで受信データをクロ
ック乗換回路に取り込み送信クロック・タイミングで該
送信データを取り出しそのパリティ演算結果を多重化回
路で多重化して送出するデータ乗換制御回路に関し、ク
ロック乗換回路の入力側で検出されるべきエラーがリフ
レッシュされずに入出力のエラーレートを同一とする。 【構成】入力側で検出したエラー信号を送信側パリティ
演算結果に足し込んで送信データに多重化して送出す
る。
ック乗換回路に取り込み送信クロック・タイミングで該
送信データを取り出しそのパリティ演算結果を多重化回
路で多重化して送出するデータ乗換制御回路に関し、ク
ロック乗換回路の入力側で検出されるべきエラーがリフ
レッシュされずに入出力のエラーレートを同一とする。 【構成】入力側で検出したエラー信号を送信側パリティ
演算結果に足し込んで送信データに多重化して送出す
る。
Description
【０００１】
【産業上の利用分野】本発明はデータ乗換制御回路に関
し、特に受信クロック・タイミングと送信クロック・タ
イミングとが異なる場合においてデータを受信側から送
信側に乗り換えるためのデータ乗換制御回路に関するも
のである。
し、特に受信クロック・タイミングと送信クロック・タ
イミングとが異なる場合においてデータを受信側から送
信側に乗り換えるためのデータ乗換制御回路に関するも
のである。
【０００２】国際標準のデジタル・ハイアラーキである
ＳＤＨ及び北米標準デジタル・ハイアラーキであるＳＯ
ＮＥＴでは、装置のレイヤーによって終端可能なオーバ
ーヘッドバイト（以下、ＯＨＢと称する場合がある）の
種類が異なっている。
ＳＤＨ及び北米標準デジタル・ハイアラーキであるＳＯ
ＮＥＴでは、装置のレイヤーによって終端可能なオーバ
ーヘッドバイト（以下、ＯＨＢと称する場合がある）の
種類が異なっている。
【０００３】主情報を伝達する際のネットワーク管理情
報を収容するセクションオーバーヘッドについては、中
継局相互間及び中継局−伝送端局装置間のレイヤーで使
用される中継セクションオーバーヘッド（RSOH:Regener
ator Section Over Head: これは単にＳＯＨとも称され
る）と、伝送端局装置相互間のレイヤーで使用される端
局セクションオーバーヘッド（MSOH:Multiplex Section
Over Head: これはいわゆるLine Over Headとも称され
る）に区別される。
報を収容するセクションオーバーヘッドについては、中
継局相互間及び中継局−伝送端局装置間のレイヤーで使
用される中継セクションオーバーヘッド（RSOH:Regener
ator Section Over Head: これは単にＳＯＨとも称され
る）と、伝送端局装置相互間のレイヤーで使用される端
局セクションオーバーヘッド（MSOH:Multiplex Section
Over Head: これはいわゆるLine Over Headとも称され
る）に区別される。
【０００４】これは、中継セクションオーバーヘッドＲ
ＳＯＨの終端装置（中継局）においては、端局セクショ
ンオーバーヘッドＭＳＯＨを終端出来ないことを示して
おり、端局セクションオーバーヘッドＭＳＯＨを無制御
で入力側から出力側へ送出する必要がある。
ＳＯＨの終端装置（中継局）においては、端局セクショ
ンオーバーヘッドＭＳＯＨを終端出来ないことを示して
おり、端局セクションオーバーヘッドＭＳＯＨを無制御
で入力側から出力側へ送出する必要がある。
【０００５】
【従来の技術】図４は従来から知られているデータ乗換
制御回路を示したもので、図中、１は受信データからオ
ーバーヘッドＯＨＢを抜き出して終端処理に用いるため
のオーバーヘッド検出回路、２は受信データを乗り換え
る為のクロック乗換回路、３はエラー多重化回路、４は
オーバーヘッド中のエラー検出をビットインターリーブ
パリティ８（BIP-8: Bit Interleaved Parity 8 ）等に
よって行う為のパリティ演算回路で演算したエラー検出
結果をクロック乗換回路２からのデータ中のオーバーヘ
ッドにおける例えばＢ２バイトにエラー多重化回路３で
多重化するためのものである。
制御回路を示したもので、図中、１は受信データからオ
ーバーヘッドＯＨＢを抜き出して終端処理に用いるため
のオーバーヘッド検出回路、２は受信データを乗り換え
る為のクロック乗換回路、３はエラー多重化回路、４は
オーバーヘッド中のエラー検出をビットインターリーブ
パリティ８（BIP-8: Bit Interleaved Parity 8 ）等に
よって行う為のパリティ演算回路で演算したエラー検出
結果をクロック乗換回路２からのデータ中のオーバーヘ
ッドにおける例えばＢ２バイトにエラー多重化回路３で
多重化するためのものである。
【０００６】また、５はオーバーヘッド生成回路、６は
オーバーヘッド生成回路５からのオーバーヘッドをエラ
ー多重化部３からのデータに多重化して送信データとし
て送出するためのオーバーヘッド多重化部、７は受信ク
ロック及び受信タイミングを入力してクロック乗換回路
２の受信クロック・タイミングを与える為のタイミング
パルス発生回路（ＰＧＳ）、そして８は送信クロック及
び送信タイミングを入力してクロック乗換回路２の出力
タイミングを与える為のタイミングパルス発生回路（Ｐ
ＧＲ）である。
オーバーヘッド生成回路５からのオーバーヘッドをエラ
ー多重化部３からのデータに多重化して送信データとし
て送出するためのオーバーヘッド多重化部、７は受信ク
ロック及び受信タイミングを入力してクロック乗換回路
２の受信クロック・タイミングを与える為のタイミング
パルス発生回路（ＰＧＳ）、そして８は送信クロック及
び送信タイミングを入力してクロック乗換回路２の出力
タイミングを与える為のタイミングパルス発生回路（Ｐ
ＧＲ）である。
【０００７】このような従来例の動作においては、受信
データはクロック乗換回路２に送られ、タイミングパル
ス発生回路７からの受信クロック・タイミングによって
書き込まれ、タイミングパルス発生回路８からの送信ク
ロック・タイミングによって出力されてエラー多重化回
路３に送られる。
データはクロック乗換回路２に送られ、タイミングパル
ス発生回路７からの受信クロック・タイミングによって
書き込まれ、タイミングパルス発生回路８からの送信ク
ロック・タイミングによって出力されてエラー多重化回
路３に送られる。
【０００８】エラー多重化回路３ではパリティ演算回路
４でのエラー検出結果をクロック乗換回路２からの出力
データ中の例えばＢ２バイトに多重化してオーバーヘッ
ド多重化回路６に送ると、オーバーヘッド多重化回路６
は自局のオーバーヘッド生成回路５からのオーバーヘッ
ドを多重化して送信データとして出力することにより、
クロック・タイミングが異なる場合においてデータを受
信側から送信側に乗り換えるようにしている。
４でのエラー検出結果をクロック乗換回路２からの出力
データ中の例えばＢ２バイトに多重化してオーバーヘッ
ド多重化回路６に送ると、オーバーヘッド多重化回路６
は自局のオーバーヘッド生成回路５からのオーバーヘッ
ドを多重化して送信データとして出力することにより、
クロック・タイミングが異なる場合においてデータを受
信側から送信側に乗り換えるようにしている。
【０００９】
【発明が解決しようとする課題】このような従来のデー
タ乗換制御回路においては、中継セクションオーバーヘ
ッドＲＳＯＨにおけるＢ２バイトについては受信データ
がクロック乗換回路２で乗り換えられる為、クロック乗
換回路２の入力側で検出されるべきエラーがリフレッシ
ュされてしまい、中継セクションにおける規定（端局セ
クションオーバーヘッドＭＳＯＨは終端してはならない
という規定）に反することになってしまうという問題点
があった。
タ乗換制御回路においては、中継セクションオーバーヘ
ッドＲＳＯＨにおけるＢ２バイトについては受信データ
がクロック乗換回路２で乗り換えられる為、クロック乗
換回路２の入力側で検出されるべきエラーがリフレッシ
ュされてしまい、中継セクションにおける規定（端局セ
クションオーバーヘッドＭＳＯＨは終端してはならない
という規定）に反することになってしまうという問題点
があった。
【００１０】従って本発明は、受信クロック・タイミン
グで受信データを第１のクロック乗換回路に取り込み送
信クロック・タイミングで該送信データを取り出しその
パリティ演算結果を多重化回路で多重化して送出するデ
ータ乗換制御回路において、クロック乗換回路の入力側
で検出されるべきエラーがリフレッシュされずに入出力
のエラーレートを同一とすることを目的とする。
グで受信データを第１のクロック乗換回路に取り込み送
信クロック・タイミングで該送信データを取り出しその
パリティ演算結果を多重化回路で多重化して送出するデ
ータ乗換制御回路において、クロック乗換回路の入力側
で検出されるべきエラーがリフレッシュされずに入出力
のエラーレートを同一とすることを目的とする。
【００１１】
〔１〕上記の目的を達成するため、本発明に係るデータ
乗換制御回路は、図１に原理的に示すように、該受信デ
ータ中のパリティ演算結果を格納している所定オーバー
ヘッドバイトと該受信データを実際にパリティ演算した
結果とを比較して該受信データのエラーを検出してエラ
ー信号を発生するエラー信号発生回路１０と、該エラー
信号を該受信クロック・タイミングから送信クロック・
タイミングに乗り換えさせるための第２のクロック乗換
回路２０と、該第２のクロック乗換回路２０から取り出
されたエラー信号を該送信データのパリティ演算結果に
足し込むためのエラー足し込み回路３０と、を備えてい
る。
乗換制御回路は、図１に原理的に示すように、該受信デ
ータ中のパリティ演算結果を格納している所定オーバー
ヘッドバイトと該受信データを実際にパリティ演算した
結果とを比較して該受信データのエラーを検出してエラ
ー信号を発生するエラー信号発生回路１０と、該エラー
信号を該受信クロック・タイミングから送信クロック・
タイミングに乗り換えさせるための第２のクロック乗換
回路２０と、該第２のクロック乗換回路２０から取り出
されたエラー信号を該送信データのパリティ演算結果に
足し込むためのエラー足し込み回路３０と、を備えてい
る。
【００１２】〔２〕また、上記のデータ乗換制御回路に
おいて、該エラー信号発生回路１０は、図２に例示する
ように、受信データ中のパリティ演算結果を格納してい
る所定オーバーヘッドバイトを検出するオーバーヘッド
検出回路と、該受信データに対する第１のパリティ演算
回路１１と、該第１のパリティ演算回路１１の出力と該
所定オーバーヘッドバイトとを比較してエラー数に対応
した信号を出力する比較回路１２とで構成されている。
おいて、該エラー信号発生回路１０は、図２に例示する
ように、受信データ中のパリティ演算結果を格納してい
る所定オーバーヘッドバイトを検出するオーバーヘッド
検出回路と、該受信データに対する第１のパリティ演算
回路１１と、該第１のパリティ演算回路１１の出力と該
所定オーバーヘッドバイトとを比較してエラー数に対応
した信号を出力する比較回路１２とで構成されている。
【００１３】また、上記のデータ乗換制御回路におい
て、該エラー足し込み回路３０は、図２に例示するよう
に、エラー多重化回路３からの出力データに対してパリ
ティ演算を行ってその演算結果を出力する第２のパリテ
ィ演算回路４と、該第２のパリティ演算回路４の出力と
該第２のクロック乗換回路２０からの出力とを加算する
加算回路３１と、該第２のパリティ演算回路４の出力又
は該加算回路３１の出力を中継局の可否によって切り換
えて該多重化回路３に与えるものである。
て、該エラー足し込み回路３０は、図２に例示するよう
に、エラー多重化回路３からの出力データに対してパリ
ティ演算を行ってその演算結果を出力する第２のパリテ
ィ演算回路４と、該第２のパリティ演算回路４の出力と
該第２のクロック乗換回路２０からの出力とを加算する
加算回路３１と、該第２のパリティ演算回路４の出力又
は該加算回路３１の出力を中継局の可否によって切り換
えて該多重化回路３に与えるものである。
【００１４】さらに上記のデータ乗換制御回路におい
て、該第２のクロック乗換回路２０は、該受信クロック
・タイミングで該エラー信号をラッチする前段ラッチ回
路と、該前段メモリの出力を該送信クロック・タイミン
グでラッチする後段ラッチ回路と、両クロック・タイミ
ングを監視して該送信クロック・タイミングを最適位相
に制御する位相比較器とで構成することができる。
て、該第２のクロック乗換回路２０は、該受信クロック
・タイミングで該エラー信号をラッチする前段ラッチ回
路と、該前段メモリの出力を該送信クロック・タイミン
グでラッチする後段ラッチ回路と、両クロック・タイミ
ングを監視して該送信クロック・タイミングを最適位相
に制御する位相比較器とで構成することができる。
【００１５】
〔１〕図１に示す本発明に係る乗換制御回路において、
エラー信号発生回路１０は、受信データ中のパリティ演
算結果を格納している所定オーバーヘッドバイトと該受
信データを実際にパリティ演算した結果とを比較して該
受信データのエラーを検出し、その検出結果であるエラ
ー信号が第２のクロック乗換回路２０に与える。
エラー信号発生回路１０は、受信データ中のパリティ演
算結果を格納している所定オーバーヘッドバイトと該受
信データを実際にパリティ演算した結果とを比較して該
受信データのエラーを検出し、その検出結果であるエラ
ー信号が第２のクロック乗換回路２０に与える。
【００１６】この第２のクロック乗換回路２０では受信
クロック・タイミングと送信クロック・タイミングによ
ってクロックの乗換を行った後、エラー信号をエラー足
し込み回路３０に与える。
クロック・タイミングと送信クロック・タイミングによ
ってクロックの乗換を行った後、エラー信号をエラー足
し込み回路３０に与える。
【００１７】そして、このエラー足し込み回路３０では
エラー多重化回路３の出力データのパリティ演算結果を
求めておき、これに第２のクロック乗換回路２０からの
エラー信号を足し込んでエラー多重化回路５に送る。
エラー多重化回路３の出力データのパリティ演算結果を
求めておき、これに第２のクロック乗換回路２０からの
エラー信号を足し込んでエラー多重化回路５に送る。
【００１８】したがって、エラー多重化回路５において
は第１のクロック乗換回路３において受信クロック・タ
イミングから送信クロック・タイミングに乗り換えられ
た送信データに対してエラー足し込み回路３０からの
（エラー信号を含む）パリティ演算結果を多重化し、従
来と同様にオーバーヘッド多重化回路６において自局で
生成したオーバーヘッドを多重化した後、送り出すよう
にしている。
は第１のクロック乗換回路３において受信クロック・タ
イミングから送信クロック・タイミングに乗り換えられ
た送信データに対してエラー足し込み回路３０からの
（エラー信号を含む）パリティ演算結果を多重化し、従
来と同様にオーバーヘッド多重化回路６において自局で
生成したオーバーヘッドを多重化した後、送り出すよう
にしている。
【００１９】〔２〕図１に示したエラー信号発生回路１
０は図２に示すように、オーバーヘッド検出回路１にお
いて受信データ中のパリティ演算結果が格納されている
所定のオーバーヘッドバイト（例えばＢ２バイト）を取
り出し、これとパリティ演算回路１１で検出した受信デ
ータに対して実際に行ったパリティ演算の結果とを比較
回路１２に与えると、比較回路１２においてはオーバー
ヘッド検出回路１とパリティ演算回路１１からの双方の
パリティ演算結果を比較してその比較結果をエラー信号
として第２のクロック乗換回路２０へ送り、クロック・
タイミングで乗り換えた後、加算回路３１に与える。
０は図２に示すように、オーバーヘッド検出回路１にお
いて受信データ中のパリティ演算結果が格納されている
所定のオーバーヘッドバイト（例えばＢ２バイト）を取
り出し、これとパリティ演算回路１１で検出した受信デ
ータに対して実際に行ったパリティ演算の結果とを比較
回路１２に与えると、比較回路１２においてはオーバー
ヘッド検出回路１とパリティ演算回路１１からの双方の
パリティ演算結果を比較してその比較結果をエラー信号
として第２のクロック乗換回路２０へ送り、クロック・
タイミングで乗り換えた後、加算回路３１に与える。
【００２０】一方、エラー足し込み回路３０において
は、エラー多重化回路３からの出力データにおける実際
のパリティ演算をパリティ演算回路４で行い、このパリ
ティ演算結果に対して第２のクロック乗換回路２０から
のエラー信号を加算回路３１で加算して選択回路３２に
送る。
は、エラー多重化回路３からの出力データにおける実際
のパリティ演算をパリティ演算回路４で行い、このパリ
ティ演算結果に対して第２のクロック乗換回路２０から
のエラー信号を加算回路３１で加算して選択回路３２に
送る。
【００２１】選択回路３２においてはパリティ演算回路
４からのパリティ演算結果をも入力するようになってお
り、これらの２つの入力を自局が中継局であるか又はそ
の他の多重装置であるかに応じて選択切り替えしエラー
多重化回路３に与える。
４からのパリティ演算結果をも入力するようになってお
り、これらの２つの入力を自局が中継局であるか又はそ
の他の多重装置であるかに応じて選択切り替えしエラー
多重化回路３に与える。
【００２２】したがって、自局が中継局の場合には加算
回路３１の出力を選択し、それ以外の多重装置の場合に
はパリティ演算回路４の出力を選択してエラー多重化回
路３に与えることとなる。
回路３１の出力を選択し、それ以外の多重装置の場合に
はパリティ演算回路４の出力を選択してエラー多重化回
路３に与えることとなる。
【００２３】
【実施例】図３は本発明に係るデータ乗換制御回路の実
施例を示したもので、特に図２に示したデータ乗換制御
回路の実施例を示したものである。この実施例では所定
のオーバーヘッドバイトとしてＢ２バイトを扱ってお
り、オーバーヘッドバイト検出回路１はＢ２バイトを検
出して比較回路１２に与える。
施例を示したもので、特に図２に示したデータ乗換制御
回路の実施例を示したものである。この実施例では所定
のオーバーヘッドバイトとしてＢ２バイトを扱ってお
り、オーバーヘッドバイト検出回路１はＢ２バイトを検
出して比較回路１２に与える。
【００２４】比較回路１２においてはオーバーヘッド検
出回路１からのＢ２バイトによって示されるパリティ演
算結果とパリティ演算回路１１からの実際のパリティ演
算結果とを比較してエラー数に対応した信号を２４ビッ
トの並列信号として出力するものを使用している。
出回路１からのＢ２バイトによって示されるパリティ演
算結果とパリティ演算回路１１からの実際のパリティ演
算結果とを比較してエラー数に対応した信号を２４ビッ
トの並列信号として出力するものを使用している。
【００２５】なお、比較回路１２はパリティ演算結果と
受信Ｂ２バイトとを比較してエラービット数に対応した
本数の出力を“Ｈ”レベルにセットすれば良いため、排
他的論理和（ＥＯＲ）×２４個で構成出来る。
受信Ｂ２バイトとを比較してエラービット数に対応した
本数の出力を“Ｈ”レベルにセットすれば良いため、排
他的論理和（ＥＯＲ）×２４個で構成出来る。
【００２６】また第２のクロック乗換回路２０は、比較
回路１２の出力Ｅ１〜Ｅ２４をパルス発生回路７からの
受信クロック・タイミングによってラッチするラッチ回
路２１と、このラッチ回路２１の出力Ｑ１〜Ｑ２４をパ
ルス発生回路８からのパルスに従ってラッチし且つ出力
するラッチ回路２２と、パルス発生回路７及び８からそ
れぞれ与えられる受信クロック・タイミングと送信クロ
ック・タイミングとの位相差を求めて最適位相に送信ク
ロック・タイミングを制御するための位相比較器２３と
で構成されている。
回路１２の出力Ｅ１〜Ｅ２４をパルス発生回路７からの
受信クロック・タイミングによってラッチするラッチ回
路２１と、このラッチ回路２１の出力Ｑ１〜Ｑ２４をパ
ルス発生回路８からのパルスに従ってラッチし且つ出力
するラッチ回路２２と、パルス発生回路７及び８からそ
れぞれ与えられる受信クロック・タイミングと送信クロ
ック・タイミングとの位相差を求めて最適位相に送信ク
ロック・タイミングを制御するための位相比較器２３と
で構成されている。
【００２７】このクロック乗換回路２０は、ラッチ回路
としてのＤ−フリップフロップ（Ｄ−ＦＦ）×２４個に
受信側タイミングでデータを書き込み、内蔵の位相比較
器２３からの命令によって最適位相に設定された送信ク
ロック・タイミングにより、前段のラッチ回路２１の出
力データを後段のラッチ回路２２としてのＤ−ＦＦ×２
４個に書き込むことでクロック乗換を行っている。
としてのＤ−フリップフロップ（Ｄ−ＦＦ）×２４個に
受信側タイミングでデータを書き込み、内蔵の位相比較
器２３からの命令によって最適位相に設定された送信ク
ロック・タイミングにより、前段のラッチ回路２１の出
力データを後段のラッチ回路２２としてのＤ−ＦＦ×２
４個に書き込むことでクロック乗換を行っている。
【００２８】さらにエラー足し込み回路３０は、第２の
クロック乗換回路２０におけるラッチ回路２２の出力Ｑ
１〜Ｑ２４を入力端子Ａ１〜Ａ２４で受けると共に、パ
リティ演算回路４からの２４ビットのパリティ演算結果
Ｂ１〜Ｂ２４を入力端子Ａ１〜Ａ２４より例えば下位桁
の入力端子Ｂ１〜Ｂ２４に入力することによりエラーの
足し込みを行う排他的論理和回路３１を用いている。
クロック乗換回路２０におけるラッチ回路２２の出力Ｑ
１〜Ｑ２４を入力端子Ａ１〜Ａ２４で受けると共に、パ
リティ演算回路４からの２４ビットのパリティ演算結果
Ｂ１〜Ｂ２４を入力端子Ａ１〜Ａ２４より例えば下位桁
の入力端子Ｂ１〜Ｂ２４に入力することによりエラーの
足し込みを行う排他的論理和回路３１を用いている。
【００２９】この排他的論理和回路３１の出力Ｘ１〜Ｘ
２４は選択回路３２の入力端子Ａ１〜Ａ２４に与えら
れ、パリティ演算回路４からの２４ビットのパリティ演
算結果を入力端子Ａ１〜Ａ２４の例えば下位桁の入力端
子Ｂ１〜Ｂ２４に入力する。
２４は選択回路３２の入力端子Ａ１〜Ａ２４に与えら
れ、パリティ演算回路４からの２４ビットのパリティ演
算結果を入力端子Ａ１〜Ａ２４の例えば下位桁の入力端
子Ｂ１〜Ｂ２４に入力する。
【００３０】そして、中継局又はそれ以外の多重装置に
基づく切替信号によって切替選択を行い、入力ビットＡ
１〜Ａ２４か又はＢ１〜Ｂ２４かを選択して、その出力
Ｘ１〜Ｘ２４をエラー多重化回路３に与えるようにして
いる。
基づく切替信号によって切替選択を行い、入力ビットＡ
１〜Ａ２４か又はＢ１〜Ｂ２４かを選択して、その出力
Ｘ１〜Ｘ２４をエラー多重化回路３に与えるようにして
いる。
【００３１】この排他的論理和回路３１は、第２のクロ
ック乗換回路２０で乗り換えたエラービットの数だけ送
信段のパリティ演算結果を判定させれば良いため排他的
論理和（ＥＯＲ）×２４個で構成することが可能とな
る。
ック乗換回路２０で乗り換えたエラービットの数だけ送
信段のパリティ演算結果を判定させれば良いため排他的
論理和（ＥＯＲ）×２４個で構成することが可能とな
る。
【００３２】
【発明の効果】以上説明したように本発明に係るデータ
乗換制御回路によれば、入力側で検出したエラー信号を
送信側パリティ演算結果に足し込んで送信データに多重
化して送出するように構成したので、入力段で検出した
パリティ演算結果を出力段に乗り換えることが可能とな
り、中継局で使用した場合、終端禁止の端局セクション
オーバーヘッドＭＳＯＨに多重化されるＢ２バイトのエ
ラーを入力段から出力段に伝達することが可能となり、
さらに端局セクションにおいては従来通りＢ２バイトを
リフレッシュして送出することが可能となる。
乗換制御回路によれば、入力側で検出したエラー信号を
送信側パリティ演算結果に足し込んで送信データに多重
化して送出するように構成したので、入力段で検出した
パリティ演算結果を出力段に乗り換えることが可能とな
り、中継局で使用した場合、終端禁止の端局セクション
オーバーヘッドＭＳＯＨに多重化されるＢ２バイトのエ
ラーを入力段から出力段に伝達することが可能となり、
さらに端局セクションにおいては従来通りＢ２バイトを
リフレッシュして送出することが可能となる。
【図１】本発明に係るデータ乗換制御回路の構成例（そ
の１）を示したブロック図である。
の１）を示したブロック図である。
【図２】本発明に係るデータ乗換制御回路の構成例（そ
の２）を示したブロック図である。
の２）を示したブロック図である。
【図３】図２に示した本発明に係るデータ乗換制御回路
の一実施例を示したブロック図である。
の一実施例を示したブロック図である。
【図４】従来のデータ乗換制御回路の構成例を示したブ
ロック図である。
ロック図である。
１ オーバーヘッド検出回路 ２，２０ クロック乗換回路 ３ エラー多重化回路 ４，１１ パリティ演算回路 ７ 受信クロック・タイミング発生回路 ８ 送信クロック・タイミング発生回路 １０ エラー信号発生回路 １２ 比較回路 ３０ エラー足し込み回路 ３１ 加算回路 ３２ 選択回路 図中、同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】受信クロック・タイミングで受信データを
第１のクロック乗換回路に取り込み送信クロック・タイ
ミングで該送信データを取り出しそのパリティ演算結果
を多重化回路で多重化して送出するデータ乗換制御回路
において、 該受信データ中のパリティ演算結果を格納している所定
オーバーヘッドバイトと該受信データを実際にパリティ
演算した結果とを比較して該受信データのエラーを検出
してエラー信号を発生するエラー信号発生回路と、 該エラー信号を該受信クロック・タイミングから送信ク
ロック・タイミングに乗り換えさせるための第２のクロ
ック乗換回路と、 該第２のクロック乗換回路から取り出されたエラー信号
を該送信データのパリティ演算結果に足し込むためのエ
ラー足し込み回路と、 を備えたことを特徴とするデータ乗換制御回路。 - 【請求項２】請求項１に記載のデータ乗換制御回路にお
いて、該エラー信号発生回路が、該受信データ中のパリ
ティ演算結果を格納している所定オーバーヘッドバイト
を検出するオーバーヘッド検出回路と、該受信データに
対する第１のパリティ演算回路と、該第１のパリティ演
算回路の出力と該所定オーバーヘッドバイトとを比較し
てエラー数に対応した信号を出力する比較回路とで構成
されていることを特徴としたデータ乗換制御回路。 - 【請求項３】請求項２に記載のデータ乗換制御回路にお
いて、該エラー足し込み回路が、該多重化回路からの出
力データに対してパリティ演算を行ってその演算結果を
出力する第２のパリティ演算回路と、該第２のパリティ
演算回路の出力と該第２のクロック乗換回路からの出力
とを加算する加算回路と、該第２のパリティ演算回路の
出力又は該加算回路の出力を中継局の可否によって切り
換えて該多重化回路に与えるものであることを特徴とし
たデータ乗換制御回路。 - 【請求項４】請求項１乃至３のいずれかに記載のデータ
乗換制御回路において、該第２のクロック乗換回路が、
該受信クロック・タイミングで該エラー信号をラッチす
る前段ラッチ回路と、該前段メモリの出力を該送信クロ
ック・タイミングでラッチする後段ラッチ回路と、両ク
ロック・タイミングを監視して該送信クロック・タイミ
ングを最適位相に制御する位相比較器とで構成されてい
ることを特徴とするデータ乗換制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6284832A JPH08147179A (ja) | 1994-11-18 | 1994-11-18 | データ乗換制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6284832A JPH08147179A (ja) | 1994-11-18 | 1994-11-18 | データ乗換制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147179A true JPH08147179A (ja) | 1996-06-07 |
Family
ID=17683594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6284832A Withdrawn JPH08147179A (ja) | 1994-11-18 | 1994-11-18 | データ乗換制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041849A (ja) * | 2004-07-27 | 2006-02-09 | Nec Corp | 伝送システム、ノード装置及びオーバヘッド透過伝送方法 |
-
1994
- 1994-11-18 JP JP6284832A patent/JPH08147179A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041849A (ja) * | 2004-07-27 | 2006-02-09 | Nec Corp | 伝送システム、ノード装置及びオーバヘッド透過伝送方法 |
| JP4622364B2 (ja) * | 2004-07-27 | 2011-02-02 | 日本電気株式会社 | 伝送システム、ノード装置及びオーバヘッド透過伝送方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |