JPH05100764A - 低電力化伝送装置 - Google Patents
低電力化伝送装置Info
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- JPH05100764A JPH05100764A JP3257731A JP25773191A JPH05100764A JP H05100764 A JPH05100764 A JP H05100764A JP 3257731 A JP3257731 A JP 3257731A JP 25773191 A JP25773191 A JP 25773191A JP H05100764 A JPH05100764 A JP H05100764A
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- 230000005856 abnormality Effects 0.000 claims abstract description 10
- 238000001514 detection method Methods 0.000 claims description 37
- 230000005540 biological transmission Effects 0.000 claims description 11
- 230000002159 abnormal effect Effects 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】本発明は、クロック（ＣＬＫ）により動作する
ディジタル伝送装置に関し、低電力化を図った伝送装置
に関し、交互にしか動作しない回路や高位の回路が正常
であることが前提となる低位回路の動作をクロック（Ｃ
ＬＫ）の供給を停止することで容易にスタンバイ状態と
し、装置の消費電力を低減する。 【構成】高位回路１０と低位回路２０を有し、低位回路
２０は、高位回路１０の動作が正常である時に低位回路
２０の動作が意味を持ち、正常時に、低位回路２０に高
位回路１０から動作用クロック（ＣＬＫ）を供給し、高
位回路１０で動作異常を検知すると、低位回路２０への
動作クロック（ＣＬＫ）の供給を停止し、低位回路２０
の動作を停止させる。
ディジタル伝送装置に関し、低電力化を図った伝送装置
に関し、交互にしか動作しない回路や高位の回路が正常
であることが前提となる低位回路の動作をクロック（Ｃ
ＬＫ）の供給を停止することで容易にスタンバイ状態と
し、装置の消費電力を低減する。 【構成】高位回路１０と低位回路２０を有し、低位回路
２０は、高位回路１０の動作が正常である時に低位回路
２０の動作が意味を持ち、正常時に、低位回路２０に高
位回路１０から動作用クロック（ＣＬＫ）を供給し、高
位回路１０で動作異常を検知すると、低位回路２０への
動作クロック（ＣＬＫ）の供給を停止し、低位回路２０
の動作を停止させる。
Description
【０００１】
【産業上の利用分野】本発明は、クロック（ＣＬＫ）に
より動作するディジタル伝送装置、特に低電力化を図っ
た伝送装置に関する。
より動作するディジタル伝送装置、特に低電力化を図っ
た伝送装置に関する。
【０００２】
【従来の技術】一般にディジタル伝送装置は、同期検出
及び符号誤りの検出が正しい信号伝送のためには不可欠
である。このため伝送装置は、フレーム同期回路及びパ
リティ誤り検出回路を有している。
及び符号誤りの検出が正しい信号伝送のためには不可欠
である。このため伝送装置は、フレーム同期回路及びパ
リティ誤り検出回路を有している。
【０００３】一方、光伝送装置のように２．４Ｇｂ／ｓ
というような高速大容量のデータを伝送する装置におい
ては、高速信号に対し、フレーム同期やパリティ誤り検
出を行うことが必要であり、フレーム同期回路やパリテ
ィ誤り検出回路による電力消費の問題が生じる。
というような高速大容量のデータを伝送する装置におい
ては、高速信号に対し、フレーム同期やパリティ誤り検
出を行うことが必要であり、フレーム同期回路やパリテ
ィ誤り検出回路による電力消費の問題が生じる。
【０００４】ここで信号処理速度を低下させるために並
列処理を行い、且つ消費電力の少ないＣＭＯＳデバイス
を使用して回路を構成すれば、消費電力は確かに減少す
る。しかし、並列処理の分だけフレーム同期回路やパリ
ティ誤り検出回路を複数持つことが必要となる。
列処理を行い、且つ消費電力の少ないＣＭＯＳデバイス
を使用して回路を構成すれば、消費電力は確かに減少す
る。しかし、並列処理の分だけフレーム同期回路やパリ
ティ誤り検出回路を複数持つことが必要となる。
【０００５】更に、各フレーム同期回路やパリティ誤り
検出回路の消費電力は、それ自体１Ｗ程度が必要であ
り、装置全体からみれば、まだ消費電力は、大きいとい
う問題がある。
検出回路の消費電力は、それ自体１Ｗ程度が必要であ
り、装置全体からみれば、まだ消費電力は、大きいとい
う問題がある。
【０００６】
【発明が解決しようとする課題】したがって、本発明
は、かかる従来装置の問題を解決する低電力化を実現し
た伝送装置を提供することを目的とする。
は、かかる従来装置の問題を解決する低電力化を実現し
た伝送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は、本発明の原理図
である。伝送装置は、高位回路（１０）と低位回路（２
０）を有する。低位回路（２０）は、高位回路（１０）
の動作が正常であることを前提に低位回路（２０）の動
作が意味を持つものである。
である。伝送装置は、高位回路（１０）と低位回路（２
０）を有する。低位回路（２０）は、高位回路（１０）
の動作が正常であることを前提に低位回路（２０）の動
作が意味を持つものである。
【０００８】正常時は、低位回路（２０）に高位回路
（１０）から動作用クロック（ＣＬＫ）が供給される。
高位回路（１０）で動作異常を検知すると、低位回路
（２０）への動作クロック（ＣＬＫ）の供給を停止す
る。従って、低位回路（２０）は動作を停止される。
（１０）から動作用クロック（ＣＬＫ）が供給される。
高位回路（１０）で動作異常を検知すると、低位回路
（２０）への動作クロック（ＣＬＫ）の供給を停止す
る。従って、低位回路（２０）は動作を停止される。
【０００９】
【作用】低位回路（２０）は、高位回路（１０）が正常
状態の時、意味をなす回路である。従って、高位回路
（１０）が異常の時は、低位回路（２０）への動作用の
クロック（ＣＬＫ）の供給が停止される。これにより低
位回路（２０）は、動作が停止されるので電力消費を減
少できる。
状態の時、意味をなす回路である。従って、高位回路
（１０）が異常の時は、低位回路（２０）への動作用の
クロック（ＣＬＫ）の供給が停止される。これにより低
位回路（２０）は、動作が停止されるので電力消費を減
少できる。
【００１０】
【実施例】図２は、本発明の一実施例であり、伝送装置
のフレーム同期及び同期外れ検出回路とパリティ誤り検
出回路に本発明を適用した例である。
のフレーム同期及び同期外れ検出回路とパリティ誤り検
出回路に本発明を適用した例である。
【００１１】２１は、フレーム同期回路、２２は、フレ
ーム同期外れ検出回路である。３０は、パリティ誤り検
出回路である。２１３は、クロック（ＣＬＫ）の発生器
であり、ディジタルデータＤＡＴＡからクロック（ＣＬ
Ｋ）成分を抽出発生する。
ーム同期外れ検出回路である。３０は、パリティ誤り検
出回路である。２１３は、クロック（ＣＬＫ）の発生器
であり、ディジタルデータＤＡＴＡからクロック（ＣＬ
Ｋ）成分を抽出発生する。
【００１２】ディジタルデータＤＡＴＡは、フレーム同
期回路２１とパリティ誤り検出回路３０に供給される。
フレーム同期回路２１は、正常信号ＮＳによりゲート２
１１を通じて送られるクロック（ＣＬＫ）発生器２１３
からのクロック（ＣＬＫ）により、同期が確立するまで
ディジタルデータＤＡＴＡを順次シフトする。ディジタ
ルデータＤＡＴＡが一定期間、所定の同期パターンと一
致する時、同期が確立される。
期回路２１とパリティ誤り検出回路３０に供給される。
フレーム同期回路２１は、正常信号ＮＳによりゲート２
１１を通じて送られるクロック（ＣＬＫ）発生器２１３
からのクロック（ＣＬＫ）により、同期が確立するまで
ディジタルデータＤＡＴＡを順次シフトする。ディジタ
ルデータＤＡＴＡが一定期間、所定の同期パターンと一
致する時、同期が確立される。
【００１３】所定の同期パターンとの一致、不一致は、
フレーム同期外れ検出回路２２により検出される。一定
期間、所定の同期パターンと不一致の時は、同期外れと
して検出され、ゲート２１４を通じてアラーム信号ＡＬ
Ｍを送出するとともに、フレーム同期回路２１にシフト
動作を行わせる。
フレーム同期外れ検出回路２２により検出される。一定
期間、所定の同期パターンと不一致の時は、同期外れと
して検出され、ゲート２１４を通じてアラーム信号ＡＬ
Ｍを送出するとともに、フレーム同期回路２１にシフト
動作を行わせる。
【００１４】パリティ誤り検出回路３０は、ディジタル
データＤＡＴＡのパリティ誤りを検出するとゲート２１
４を通じてアラーム信号ＡＬＭを送出する。同時に所定
ビット数内の符号誤りであれば、誤り訂正を行う。
データＤＡＴＡのパリティ誤りを検出するとゲート２１
４を通じてアラーム信号ＡＬＭを送出する。同時に所定
ビット数内の符号誤りであれば、誤り訂正を行う。
【００１５】ここで、同期外れの場合は、同時にパリテ
ィ誤りとして検出されるので、パリティ誤り検出回路３
０の誤り検出は、意味を成さないものとなる。従って、
本発明の実施例は、ゲート２１２を設け、同期外れ時の
パリティ誤り検出を停止し、スタンバイ状態にする。
ィ誤りとして検出されるので、パリティ誤り検出回路３
０の誤り検出は、意味を成さないものとなる。従って、
本発明の実施例は、ゲート２１２を設け、同期外れ時の
パリティ誤り検出を停止し、スタンバイ状態にする。
【００１６】即ち、フレーム同期外れ検出回路２２によ
り同期外れが検出されるとゲート２１２を閉じ、クロッ
ク発生器２１３からのクロック（ＣＬＫ）がパリティ誤
り検出回路３０に送られるのを阻止する。
り同期外れが検出されるとゲート２１２を閉じ、クロッ
ク発生器２１３からのクロック（ＣＬＫ）がパリティ誤
り検出回路３０に送られるのを阻止する。
【００１７】パリティ誤り検出回路３０をＣＭＯＳデバ
イスにより構成すると、ＣＭＯＳ回路は、クロック（Ｃ
ＬＫ）が入力されないとスタンバイ状態になる。これに
より回路の消費電力は減少する。図２の実施例では、本
発明の原理と対比すると、フレーム同期外れ検出回路２
２が高位回路となり、パリティ誤り検出回路３０が低位
回路に対応する。
イスにより構成すると、ＣＭＯＳ回路は、クロック（Ｃ
ＬＫ）が入力されないとスタンバイ状態になる。これに
より回路の消費電力は減少する。図２の実施例では、本
発明の原理と対比すると、フレーム同期外れ検出回路２
２が高位回路となり、パリティ誤り検出回路３０が低位
回路に対応する。
【００１８】従って、低位回路であるパリティ誤り検出
回路３０の動作は、高位回路であるフレーム同期外れ検
出回路２２が正常であることが前提である。フレーム同
期外れ（異常）を検出するとパリティ誤り検出回路３０
へのクロック（ＣＬＫ）供給が停止され、パリティ誤り
検出動作はスタンバイ状態となる。
回路３０の動作は、高位回路であるフレーム同期外れ検
出回路２２が正常であることが前提である。フレーム同
期外れ（異常）を検出するとパリティ誤り検出回路３０
へのクロック（ＣＬＫ）供給が停止され、パリティ誤り
検出動作はスタンバイ状態となる。
【００１９】更に、図２の実施例では、同期が正常時
は、ゲート２１１を通じて、クロック（ＣＬＫ）がフレ
ーム同期回路２１に送られるのを正常信号ＮＳにより阻
止する。従って、フレーム同期回路２１のシフト動作は
行わず、電力消費が減少する。
は、ゲート２１１を通じて、クロック（ＣＬＫ）がフレ
ーム同期回路２１に送られるのを正常信号ＮＳにより阻
止する。従って、フレーム同期回路２１のシフト動作は
行わず、電力消費が減少する。
【００２０】図３は、本発明の第二の実施例であり、高
次群ユニット３１と低次群ユニット３２に本発明を適用
した例である。図１の原理図と対比すると高次群ユニッ
ト３１は、高位回路、低次群ユニット３２は、低位回路
に対応する。
次群ユニット３１と低次群ユニット３２に本発明を適用
した例である。図１の原理図と対比すると高次群ユニッ
ト３１は、高位回路、低次群ユニット３２は、低位回路
に対応する。
【００２１】高次群ユニット３１は、高次群への入力
断、同期外れ等の異常を検出する異常検出回路３１０を
有する。正常時は、ゲート３１１を通じてクロック（Ｃ
ＬＫ）が低次群ユニット３２に送られる。
断、同期外れ等の異常を検出する異常検出回路３１０を
有する。正常時は、ゲート３１１を通じてクロック（Ｃ
ＬＫ）が低次群ユニット３２に送られる。
【００２２】異常検出回路３１０で異常を検出するとア
ラームＡＬＭを出力する。アラームＡＬＭは、ゲート３
１１を閉じ、クロック（ＣＬＫ）の低次群ユニット３２
への送出を阻止する。
ラームＡＬＭを出力する。アラームＡＬＭは、ゲート３
１１を閉じ、クロック（ＣＬＫ）の低次群ユニット３２
への送出を阻止する。
【００２３】低次群ユニット３２には、クロック処理回
路３２１を有する。クロック処理回路３２１は、例え
ば、高次群からの多重化信号を低次の信号に分配する等
のクロック（ＣＬＫ）に同期して処理する回路を総称す
る。
路３２１を有する。クロック処理回路３２１は、例え
ば、高次群からの多重化信号を低次の信号に分配する等
のクロック（ＣＬＫ）に同期して処理する回路を総称す
る。
【００２４】クロック処理回路３２１は、第一の実施例
と同様にＣＭＯＳデバイスで構成することにより高次群
からのクロック（ＣＬＫ）供給が停止すると動作は、ス
タンバイ状態となり電力消費を減ずることができる。
と同様にＣＭＯＳデバイスで構成することにより高次群
からのクロック（ＣＬＫ）供給が停止すると動作は、ス
タンバイ状態となり電力消費を減ずることができる。
【００２５】高次群ユニット３１が正常動作時は、低次
群ユニット３２内の発生回路３２３からのアラーム表示
信号ＡｉＳ発生用のクロックが正常信号ＮＳによりゲー
ト３２２で阻止される。従って、アラーム表示信号Ａｉ
Ｓ発生回路３２４は、スタンバイ状態とされる。この結
果、発生回路３２４の動作電力は低減される。
群ユニット３２内の発生回路３２３からのアラーム表示
信号ＡｉＳ発生用のクロックが正常信号ＮＳによりゲー
ト３２２で阻止される。従って、アラーム表示信号Ａｉ
Ｓ発生回路３２４は、スタンバイ状態とされる。この結
果、発生回路３２４の動作電力は低減される。
【００２６】
【発明の効果】以上説明したように、本発明に従えば、
交互にしか動作しない回路や高位の回路が正常であるこ
とが前提となる低位回路の動作をクロック（ＣＬＫ）の
供給を停止することで容易にスタンバイ状態とすること
ができる。これにより装置の消費電力を低減することが
できる。
交互にしか動作しない回路や高位の回路が正常であるこ
とが前提となる低位回路の動作をクロック（ＣＬＫ）の
供給を停止することで容易にスタンバイ状態とすること
ができる。これにより装置の消費電力を低減することが
できる。
【図１】本発明の原理図を示す。
【図２】本発明の第一の実施例を示す。
【図３】本発明の第二の実施例を示す。
１０ 高位回路 ２０ 低位回路 ２１ フレーム同期回路 ２２ 同期外れ検出回路 ３０ パリティ誤り検出回路 ３１ 高次群ユニット ３２ 低次群ユニット ２１１ クロック阻止用ゲート ２１２ クロック阻止用ゲート ２１３ クロック発生回路 ２１４ ＡＬＭ伝達用ゲート ３１０ 異常検出回路 ３１１ クロック阻止用ゲート ３２１ クロック処理回路 ３２２ クロック阻止用ゲート ３２３ ＡｉＳ用クロック発生回路 ３２４ ＡｉＳ発生回路
Claims (4)
- 【請求項１】 高位回路（１０）と低位回路（２０）を
有し、 該低位回路（２０）は、該高位回路（１０）の動作が正
常である時に該低位回路（２０）の動作が意味を持ち、 正常時に、該低位回路（２０）に該高位回路（１０）か
ら動作用クロック（ＣＬＫ）を供給し、 該高位回路（１０）で動作異常を検知すると、該低位回
路（２０）への該動作クロック（ＣＬＫ）の供給を停止
し、該低位回路（２０）の動作を停止させるようにした
ことを特徴とする低電力化伝送装置。 - 【請求項２】 フレーム同期回路（２１）、フレーム同
期外れ検出回路（２２）及びパリティ誤り検出回路（３
０）を有し、 該フレーム同期外れ検出回路（２２）でフレーム同期外
れを検出している期間、該パリティ誤り検出回路（３
０）への動作用クロック（ＣＬＫ）の供給を停止して該
パリティ誤り検出回路（３０）の動作を停止させ、 該フレーム同期回路（２１）でフレーム同期確立後は、
該パリティ誤り検出回路（３０）へ動作用クロック（Ｃ
ＬＫ）の供給を行うとともに、該フレーム同期外れ検出
回路（２２）におけるフレーム同期外れ検出動作以外の
動作用クロック（ＣＬＫ）の供給を停止するようにした
ことを特徴とする低電力化伝送装置。 - 【請求項３】 高次群ユニット（３１）と低次群ユニッ
ト（３２）を有し、 該高次群ユニット（３１）は、高次群入力断及び高次群
フレーム同期外れ等の異常を検出する検出回路（３１
０）を有し、該検出回路（３１０）で異常を検出した
時、該低次群ユニット（３２）への動作クロック（ＣＬ
Ｋ）の供給を停止し、該低次群ユニット（３２）内のク
ロック処理回路（３２１）の動作を停止するようにした
ことを特徴とする低電力化伝送装置。 - 【請求項４】 請求項３において、該高次群ユニット
（３１）及び低次群ユニット（３２）の動作が正常の時
は、該低次群ユニット（３２）内の回線アラーム信号発
生回路（３２４）を動作する動作クロック（ＣＬＫ）の
供給を停止するようにしたことを特徴とする低電力化伝
送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257731A JPH05100764A (ja) | 1991-10-04 | 1991-10-04 | 低電力化伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257731A JPH05100764A (ja) | 1991-10-04 | 1991-10-04 | 低電力化伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100764A true JPH05100764A (ja) | 1993-04-23 |
Family
ID=17310316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257731A Withdrawn JPH05100764A (ja) | 1991-10-04 | 1991-10-04 | 低電力化伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006262986A (ja) * | 2005-03-22 | 2006-10-05 | Samii Kk | 遊技機 |
-
1991
- 1991-10-04 JP JP3257731A patent/JPH05100764A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006262986A (ja) * | 2005-03-22 | 2006-10-05 | Samii Kk | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |