JPH0528538B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は国際電信電話諮問委員会（CCITT）
勧告G.811に規定されるような、共に周波数確度
が±１×10^-11以内の正確なクロツク周波数を持
つ２つのデジタル信号系の間で信号の授受を行な
う場合に、両系の伝送レートの差を補正する目的
で用いられるプレジオクロナス整合装置に関する
ものである。

〔従来の技術〕

一般にプレジオクロナス整合装置とは、上記の
ように、予想されるクロツク周波数の差が極めて
小さな２つのデジタル信号系の間にあつて、両系
の伝送ビツトの差の累計が予め定められた条件に
至つた時、一定時間分に相当するデジタル信号を
読み捨て、或は２度読みすることにより、両系の
間のデータ伝送速度を整合しようとする装置であ
る。

第４図にプレジオクロナス整合装置の概念を示
す。プレジオクロナス整合装置はこの第４図で示
されるような仮想的にリング状の構成を持つメモ
リ１にたとえられる。入力信号は書き込みデータ
としてのこのメモリに書き込まれ、読み出しデー
タが出力信号として取り出される。このリング状
メモリは第４図に示すように、０番地から（ｎ−
１）番地までの合計ｎ番地のアドレスを持ち、同
図は入力信号が書き込みデータとしてｗ番地に書
き込まれ、出力信号は読み出しデータとしてｒ番
地から読み出されている所を示している。また書
き込み、読み出しの順序は共に時計廻り方向に進
んで行くものとする。

入力側の系のデータ伝送速度と出力側の系のデ
ータ伝送速度が一致している時は、書き込み番地
と読み出し番地の相対的な位置はこのリング状メ
モリのどの位置にあつても一定の距離関係を保つ
ため、データの読み出しは常に書き込みアドレス
の（ｗ−ｒ）番地後ろのアドレスで行なわれるこ
とになるが、入力側の系のデータ伝送速度と出力
側の系のデータ伝送速度とに差があると、書き込
み番地と読み出し番地の相対的な距離は時間と共
に変わつて行き、前者が後者より速い場合は書き
込み番地が読み出し番地に追いついて行くことに
なり、逆に前者が後者より遅い時は読み出し番地
が書き込み番地に追いついて行くことになる。こ
の現象を読み出し側番地を基準にして考えると、
入力側の系のデータ伝送速度の方が出力側のそれ
に比べて速い場合には書き込み番地が進んで行
き、相対的に時計廻りに読み出し番地に近づいて
行くことになり、逆の場合には書き込み番地が遅
れて行き相対的に反時計廻りに読み出し番地に近
づいて行くことになる。

このような場合、両アドレスの距離は時間と共
に減少し、放置しておけばやがて書き込み、読み
出し番地が重なり合い、遂には追い越してしまう
ことになるが、このことは書き込みレートの方が
相対的に高い前者の場合には、リングバツフアー
周分のデータが読み捨てられることになり、逆に
読み出しレートの方が相対的に高い後者の場合に
は、リングバツフアー周分に相当する。既に一度
読み出されたデータを２度読みすることを意味す
る。

伝送速度に差がある以上、何等かの形でデータ
の読み捨て、または２度読みが発生するのは止む
を得ないが、読み捨てまたは２度読みが行なわれ
るデータの範囲に何の規則性もなければ、信号処
理上不都合が極めて多い。このデータの読み捨て
または２度読みを行なう単位を予め定められた法
則に従つた切れ目を持つように制御するのが、プ
レジオクロナス整合装置の目的である。この一定
の単位としては、例えばPCM電話回線デジタル
信号におけるサンプル単位、フレーム単位もしく
はマルチフレーム単位のように一定の周期的な性
格を持つた単位を選ぶのが普通である。

第４図において、例えば読み捨てまたは２度読
みのスリツプを行なう単位を１フレームのデータ
に相当するｊ番地分のデータとし、またデータの
スリツプを起こさせるための書き込み、読み出し
アドレス接近検出のスレツシヨルドを２アドレス
差とする。そして書き込みが読み出しより速く、
書き込みアドレスが時計廻りに読み出しアドレス
に近づいて来たとする。今読み出しアドレスが、
あるフレームの最後のアドレス（ｒ−１）番地に
ある時、書き込みアドレスが２アドレス隣の（ｒ
−３）番地まで近づいて来たとする。通常であれ
ば、読み出しアドレスはｒ番地へ進む所である
が、この場合はプレジオクロナススリツプ制御に
より、読み出し番地を１フレーム分先の（ｒ＋
ｊ）番地へ進めることとなる。

また逆に、書き込みが読み出しより遅く、書き
込みアドレスが反時計廻りに読み出しアドレスに
近づいて来たとする。今読み出しアドレスが、あ
るフレームの最後のアドレス（ｒ＋ｊ−１）番地
に来た時、書き込みアドレスが、まだ２アドレス
前の（ｒ＋ｊ＋１）番地にいたとする。この時通
常であれば、（ｒ＋ｊ）番地へ進む読み出しアド
レスは、プレジオクロナススリツプ制御により元
のフレームの先頭アドレスであるｒ番地へ戻るこ
ととなる。

このようにして、予め定められた距離以内に書
き込み、読み出しアドレスが近づいて来た時、同
じく予め定められたデータの切れ目で予め定めら
れた分量のデータ分だけ読み捨てまたは２度読み
のスリツプ制御を規則的に行なうことにより、わ
ずかに伝送速度の異なる２つのデジタル信号系の
データ伝送速度を整合させようとするのがプレジ
オクロナス整合装置である。

プレジオクロナス整合を行なう２系のクロツク
周波数の確度は許容範囲内で変動しており、ある
スリツプが起こつた瞬間に、それまでの２系のク
ロツク周波数の相対関係が全く逆に変化すると云
う最悪条件を考えた場合、スリツプ発生の最小時
間間隔を一定値以上に保つためには、スリツプ実
施後の書き込みアドレスと読み出しアドレスとの
差が時計廻り、反時計廻りのどちらの方向に測つ
ても、１フレーム分以上ある必要があり、書き込
み、読み出しアドレスを考えに入れると整合バツ
フアメモリの容量は、（２フレーム相当番地数＋
１）番地以上必要となる。アドレス差検出のスレ
ツシヨルド値を、安全のため隣接アドレスに相当
する１より離れた所に置く場合には、更にメモリ
容量が必要であり、またスリツプ制御を行なう上
で、アドレス差を計数して任意のアドレスから１
フレーム分離れた番地へスリツプを行なうように
することは困難である。従つて、通常整合バツフ
アメモリの容量は、２フレームを越え、スリツプ
単位であるフレーム容量の整数倍となるように選
び、整合バツフアの各アドレスが各フレーム単位
のデータの定まつたビツトを収容するようなアド
レス固定割りつけ方法を用い、整合バツフアメモ
リ上に規則的に配置される決まつた番地にスリツ
プ単位の切れ目が常にあるように構成して、スリ
ツプ制御を容易にする方法がとられる。

第５図にプレジオクロナス整合装置の基本的な
一実施例を示す。図において、送信側のデジタル
系であるＡ系から受信側のデジタル系であるＢ系
へデジタル信号が伝送されるものとする。１０は
Ａ系からの入力信号、１５はＡ系のクロツク抽出
回路、１１はＡ系のクロツク信号、１６はＡ系の
フレームタイミング検出回路、１２はＡ系信号列
のフレームタイミング信号、１３は書き込みアド
レスカウンタ、１４は書き込みアドレス信号、２
０はＢ系への出力信号、２１はＢ系のクロツク信
号、２２はＢ系信号列のフレームタイミング信
号、２３は読み出しアドレスカウンタ、２４は読
み出しアドレス信号、３０は整合バツフアメモ
リ、３１はバツフア制御回路、３２はメモリ制御
信号、３３は読み捨て制御信号、３４は２度読み
制御信号である。

次に動作について説明する。

Ａ系のクロツク抽出回路１５はＡ系からの入力
信号１０からＡ系のクロツク信号１１を抽出し、
これをＡ系のフレームタイミング検出回路１６及
び書き込みアドレスカウンタ１３へ供給する。Ａ
系のフレームタイミング検出回路１６はＡ系のク
ロツク信号１１を基にして、Ａ系からの入力信号
１０からフレーム情報を検出し、Ａ系信号列のフ
レームタイミング信号１２を発生する。書き込み
アドレスカウンタ１３はＡ系のクロツク信号１１
を基にして、Ａ系信号列のフレームタイミング信
号１２に同期した計数を行ない、Ａ系からの入力
信号１０を整合バツフアメモリ３０へ書き込むた
めの書き込みアドレス信号１４を発生する。

一方読み出しアドレスカウンタ２３はＢ系のク
ロツク信号２１を基にして、同じくＢ系信号列の
フレームタイミング信号２２に同期した計数を行
なうと共に、後述のバツフア制御回路３１から与
えられる読み捨て制御信号３３および２度読み制
御信号３４の制御の下に読み出しアドレスのスリ
ツプを実施し、Ｂ系への出力信号２０を整合バツ
フアメモリ３０から読み出すための読み出しアド
レス信号２４を発生する。

整合バツフアメモリ３０はバツフア制御回路３
１から印加されるメモリ制御信号３２の制御の下
に、書き込みアドレス信号に対応したメモリ番地
へのデータの書き込み、及び読み出しアドレス信
号に対応したメモリ番地からのデータの読み出し
を実行する。バツフア制御回路３１は書き込みア
ドレスカウンタ１３から印加される書き込みアド
レス信号１４および読み出しアドレスカウンタ２
３から印加される読み出しアドレス信号２４を比
較し、整合バツフアメモリ３０へのデータの書き
込み及び同メモリ３０からのデータの読み出しを
制御するメモリ制御信号３２を発生すると共に、
書き込みアドレス、読み出しアドレスの差を検知
し、アドレスの差が予め設定された値より小さく
なつた時には両アドレスの相対関係に対応してデ
ータの読み捨て実行を指示する読み捨て制御信号
３３もしくは、データの２度読み実行を指示する
２度読み制御信号３４を発生し、読み出しアドレ
スカウンタ２３に印加する。

第３図にバツフア制御回路３１の詳細な一例を
示す。図中破線で囲まれた部分３１０がプレジオ
クロナススリツプ制御回路であり、１４は書き込
みアドレス信号、２４は読み出しアドレス信号、
３２はメモリ制御信号、３３は読み捨て制御信
号、３４は２度読み制御信号、３１１はデジタル
比較回路１、３１２は読み出しチエツクアドレス
設定回路、３１３はアドレスチエツクタイミング
信号、３１４はラツチ回路、３１５は書き込みア
ドレスチエツク信号、３１６はデジタル比較回路
２、３１７はデジタル比較回路３、３１８は読み
捨て閾値設定回路、３１９は２度読み閾値設定回
路、３２１は書き込みアドレス変化検出回路、３
２２は読み出しアドレス変化検出回路３２３は書
き込み、読み出し制御回路、３２４は書き込みア
ドレス変化検出信号、３２５は読み出しアドレス
変化検出信号である。

書き込みアドレス信号１４および読み出しアド
レス信号２４はそれぞれ書き込みアドレス変化検
出回路３２１および読み出しアドレス変化検出回
路３２２に印加され、それぞれの値が変化する立
上りタイミングでそれぞれの書き込みアドレス変
化検出信号３２４および読み出しアドレス変化検
出信号３２５のパルスを発生させる。書き込みア
ドレス変化検出信号３２４および読み出しアドレ
ス変化検出信号３２５は共に、書き込み、読み出
し制御回路３２３に印加される。書き込み、読み
出し制御回路は、書き込みアドレス変化検出信号
３２４および読み出しアドレス変化検出信号３２
５から各々、書き込みサイクル、読み出しサイク
ルを検知し、各々のサイクル内の適切なタイミン
グで整合バツフアメモリへの書き込みおよび同メ
モリからの読み出しを行なう事を指示するメモリ
制御信号３２を発生する。プレジオクロナススリ
ツプ制御回路３１０においては入力される書き込
みアドレス信号１４および読み出しアドレス信号
２４から、両アドレスの接近を予め検知し、書き
込み、読み出しアドレス差が所定の値より小さく
なる事がないように、読み出しアドレスをジヤン
プさせる事により、アドレス差を一定値以上に保
つわけであるが、許容される２系のクロツク周波
数の差が±２×10^-11以下と非常に小さい為、通
常数フレーム周期に設定される整合バツフアメモ
リ１周分に相当する読み出し又は書き込み時間の
間に生ずる、アドレス差の減少は時間に換算して
１アドレスに割り当てられる書き込み又は読み出
し動作の時間即ち、書き込みサイクル時間又は読
み出しサイクル時間に比べ非常に小さな値であ
る。換言すれば、書き込みアドレスと読み出しア
ドレスの差が１アドレス分減少するのに要する時
間は、整合バツフアメモリを１周分書き込む又は
読み出すのに要する時間に比べ十分長い時間であ
る。このようにアドレス差の変化がゆるやかに起
こるため、書き込みアドレスと読み出しアドレス
の差を常に監視する必要はなく、アドレス差が１
減少するのに要する最短時間に比べ十分短い周期
でアドレス差を監視し、制御を行なうサンプリン
グ制御方式で対処出来る。サンプリング周期とし
ては整合バツフア１周分に相当する時間で十分で
ある。読み出しチエツクアドレス設定回路３１２
には、整合バツフアメモリの適当なアドレス値
が、読み出しチエツクアドレス値として設定され
る。デジタル比較回路１３１１に入力される読み
出しアドレス信号２４の値が、読み出しチエツク
アドレス値に一致する度に、デジタル比較回路１
３１１はアドレスチエツクタイミング信号３１３
を発生する。ラツチ回路３１４に入力される書き
込みアドレス信号１４は、印加されたアドレスチ
エツクタイミング信号３１３パルスの立上りタイ
ミングでラツチされ、書き込みアドレスチエツク
信号３１５としてラツチ回路３１４から出力され
る。書き込みアドレスチエツク信号３１５はデジ
タル比較回路２３１６およびデジタル比較回路３
３１７の入力として印加される。読み捨て閾値設
定回路３１８には、前述の読み出しチエツクアド
レス値より時間的に少し戻つたアドレス値が、読
み捨て閾値として設定され、一方、２度読み閾値
設定回路３１９には、逆に、読み出しチエツクア
ドレス値より時間的に少し先となるアドレス値
が、２度読み閾値として設定される。読み出しア
ドレス信号２４が読み出しチエツクアドレス値に
一致するタイミング、でサンプルされた書き込み
アドレス信号値である書き込みアドレスチエツク
信号３１５の値が、アドレス進行方向に数えて、
２度読み閾値から読み捨て閾値の間にある場合は
プレジオクロナススリツプを実行する必要はない
が、書き込み側であるＡ系のクロツク周端数が読
み出し側であるＢ系のクロツク周波数より高い場
合には、書き込みアドレスチエツク信号値は読み
捨て閾値側から読み出しチエツクアドレス値に近
づいて来るため、両アドレスが一致する前に書き
込みアドレスチエツク信号値が、読み捨て信号値
に一致した時、デジタル比較回路２３１６は読み
捨て制御信号３３を発生し、この信号は第５図の
読み出しアドレスカウンタ２３に印加され、読み
出しアドレス値がそのフレームの最後のアドレス
に至つた後、次フレームのデータの先頭アドレス
である１つ先のアドレスへ進む代りに、１フレー
ムとばして次のフレームの先頭アドレスへアドレ
スをジヤンプさせる事により、書き込みアドレス
が読み出しアドレスへ過度に接近する事を防止す
る制御が実施される。逆にＡ系のクロツク周波数
がＢ系のクロツク周波数より低い場合には、書き
込みアドレスチエツク信号値は２度読み閾値側か
ら読み出しチエツクアドレス値に近づいて来る事
となり、書き込みアドレスチエツク信号値が、２
度読み閾値に一致した時、デジタル比較回路３３
１７は、２度読み制御信号３４を発生し、この信
号も又、第５図の読み出しアドレスカウンタ２３
に印加され、読み出しアドレス値がそのフレーム
の最後のアドレスに至つた後、次のフレームに属
するデータの先頭アドレスである１つ先のアドレ
スへ進む代りに、１フレーム戻つてそれまでのフ
レームに属するデータの先頭アドレスへアドレス
をジヤンプさせる事により、読み出しアドレスが
書き込みアドレスに過度に接近する事を防止する
制御が実施される。

〔発明が解決しようとする問題点〕

従来の装置は以上の様に構成されているので、
実際に読み出しアドレスと書き込みアドレスが接
近して、プレジオクロナス制御を行なう必要が生
じた場合に、装置の故障等で正常なプレジオクロ
ナススリツプ制御が実施されなかつたとすると、
そのまま両アドレスが異常に接近してしまい、つ
いにはその相対位置が逆転し、不規則なデータの
欠落或いは重複が発生してしまうという問題点が
あつた。

この発明は、かかる問題点を解決するためにな
されたもので、プレジオクロナス・スリツプ制御
が実施されずに書き込みと読み出しのアドレスが
異常接近した場合に異常を知らせる警報信号を発
生することのできるプレジオクロナス整合装置を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明におけるプレジオクロナス整合装置
は、プレジオクロナス・スリツプ制御用に設け
た、書き込みアドレスと読み出しアドレスの両ア
ドレスの接近を検出するための２組の閾値設定回
路及び比較回路の他に更に２組の閾値設定回路及
び比較回路を設けたものである。

〔作用〕

この発明におけるプレジオクロナス整合装置
は、プレジオクロナス・スリツプ制御用の２組の
閾値設定回路及び比較回路の他に更に２組の閾値
設定回路及び比較回路を設け、整合用メモリの書
き込みアドレスと読み出しアドレスの両アドレス
のアドレス差にして、前者の閾値よりも後者の閾
値を小さい値に設定することにより、プレジオク
ロナス制御が実施されずに上記両アドレスの異常
接近が起こつた場合にこれを検出し、警報信号を
外部に出力させる。

〔発明の実施例〕

以下この発明の一実施例を図について説明す
る。第１図はプレジオクロナス整合装置における
バツフア制御回路を示したものである。一点鎖線
で囲まれた部分が第５図に示されたバツフア制御
回路に該当する。第１図において破線で囲まれた
部分がプレジオクロナス・スリツプ制御回路３１
０に相当するものであり、図において１４〜３２
５は第３図の回路と全く同一のものである。３２
６は警報発生閾値設定回路１、３２７は警報発生
閾値設定回路２、３２８はデジタル比較回路４、
３２９はデジタル比較回路５、３３０は警報信号
１、３３１は警報信号２、３３２はOR回路、３
３３は警報信号３である。

次に上記のように構成された装置の動作を説明
する。メモリ制御信号３２および読み捨て制御信
号３３、２度読み制御信号３４を発生させるため
の閾値設定回路とデジタル比較回路の動作は、第
３図に示した従来のそれと同一である。

従来例では読み捨て制御信号３３及び２度読み
制御信号３４を発生させるため、デジタル比較回
路３１６，３１７と閾値設定回路３１８，３１９
をそれぞれ１組づつ設けていたが、本発明ではこ
れらをさらにもう２組３２６，３２７，３２８，
３２９設け、これらにより警報信号１３３０及び
警報信号２３３１を発生させる。これらの閾値の
設定として、２度読み閾値設定回路３１９におけ
る設定値よりも時間的に戻つたアドレス値を警報
発生閾値設定回路１３２６の閾値とし、読み捨て
閾値設定回路３１８における設定値よりも時間的
に進んだアドレス値を警報発生閾値設定回路２３
２７の閾値とする。第２図はこれらの閾値の関係
を示した図であり、第４図と同様プレジオクロナ
ス整合用のメモリをリング状メモリ１として示し
ている。図において読み出しチエツクアドレス値
２をｒ番地とすると、２度読み閾値５はｒ番地よ
りも時間的に進んだアドレス値であり、警報信号
１６を発生させる閾値はこれとｒ番地との間に設
定する。又、逆に読み捨て閾値３はｒ番地よりも
時間的に戻つたアドレス値であり、警報信号２４
を発生させる閾値はこれとｒ番地との間に設定す
る。また図においてｋとｊはｋ＞ｊ＞０の関係を
満足するものとする。

まず、書き込み側のクロツク周波数が読み出し
側のクロツク周波数よりも高い場合を考えると、
この場合、書き込みアドレス値は読み捨て閾値ア
ドレス側から読み出しチエツクアドレス値に接近
してくる。もし何らかの理由でプレジオクロナス
スリツプ制御が行なわれずに書き込みアドレス値
が読み捨て閾値アドレス値よりも読み出しチエツ
クアドレス値に接近したとしても、読み捨て閾値
アドレス値と読み出しチエツクアドレス値との間
に警報信号２発生用の閾値を設定すれば、これを
検出して警報信号２を発生させる事ができる。次
に、書き込み側のクロツク周波数が読み出し側の
クロツク周波数よりも低い場合を考えると、この
場合、書き込みアドレス値は先の場合とは逆に２
度読み閾値アドレス側から読み出しチエツクアド
レス値に接近してくる。上と同様にもし書き込み
アドレス値が２度読み閾値アドレス値よりも読み
出しチエツクアドレス値に接近したとしても、２
度読み閾値アドレス値と読み出しチエツクアドレ
ス値との間に警報信号１発生用の閾値を設定すれ
ば、これを検出して警報信号１を発生させる事が
できる。

そこで第１図においてこの警報信号１３３０と
警報信号２３３１の論理和をOR回路３３２によ
りとれば、２度読み或いは読み捨てのいずれのプ
レジオクロナス制御が行なわれずに書き込みと読
み出しの両アドレスが異常に接近した場合でも、
これを検出し、警報信号３３３３を発生させる事
が可能である。

なお、上記実施例では、OR回路３３２により
警報信号１３３０と警報信号２３３１の論理和を
とり、これを警報信号３３３３として出力するも
のを示したが、OR回路３３２を設けずに警報信
号１３３０及び警報信号２３３１をそれぞれ独立
で外部に出力させても良く、この場合には警報信
号が１３３０と２３３１のどちらであるかを知る
ことによりプレジオクロナス・スリツプ制御の異
常を示す警報が２度読み制御の側であるか、読み
捨て制御の側であるのかを判別することができ
る。

〔発明の効果〕

以上のように、この発明によればプレジオクロ
ナス・スリツプ制御用の２組の閾値設定回路及び
デジタル比較回路だけでなく、更に２組の閾値設
定回路及びデジタル比較回路を設けるように構成
したので、プレジオクロナススリツプ制御が実施
されずに書き込みと読み出しの両アドレスが異常
に接近した時にこれを検知して警報信号を外部に
出力することができるという効果がある。

【図面の簡単な説明】

第１図は本発明によるプレジオクロナス・スリ
ツプ制御回路を含むプレジオクロナス整合装置の
バツフア制御回路の一実施例を示す構成図、第２
図はプレジオクロナススリツプ制御及び警報信号
のための閾値の関係を示す図、第３図は従来のプ
レジオクロナス整合装置のバツフア制御回路の一
例を示す構成図、第４図はプレジオクロナス整合
装置の概念を示す図、第５図は従来のプレジオク
ロナス整合装置の一例を示す構成図である。 図において１はリング状構成メモリ、２は読み
出しチエツクアドレス、３は読み捨て閾値アドレ
ス、４は警報信号２閾値アドレス、５は２度読み
閾値アドレス、６は警報信号１閾値アドレス、１
０はＡ系からの入力信号、１１はＡ系のクロツク
信号、１２はＡ系信号のフレームタイミング信
号、１３は書き込みアドレスカウンタ、１４は書
き込みアドレス信号、１５はＡ系のクロツク抽出
回路、１６はＡ系のフレームタイミング検出回
路、２０はＢ系への出力信号、２１はＢ系のクロ
ツク信号、２２はＢ系のフレームタイミング信
号、２３は読み出しアドレス・カウンタ、２４は
読み出しアドレス信号、３０は整合バツフア・メ
モリ、３１はバツフア制御回路、３２はメモリ制
御信号、３３は読み捨て制御信号、３４は２度読
み制御信号、３１０はプレジオクロナススリツプ
制御回路、３１１はデジタル比較回路１、３１２
は読み出しチエツクアドレス、３１３はアドレス
チエツクタイミング信号、３１４はラツチ回路、
３１５は書き込みアドレスチエツク信号、３１６
はデジタル比較回路２、３１７はデジタル比較回
路３、３１８は読み捨て閾値設定回路、３１９は
２度読み閾値設定回路、３２１は書き込みアドレ
ス変化検出回路、３２２は読み出しアドレス変化
検出回路、３２３は書き込み読み出し制御回路、
３２４は書き込みアドレス変化検出信号、３２５
は読み出しアドレス変化検出信号、３２６は警報
発生閾値設定回路１、３２７は警報発生閾値設定
回路２、３２８はデジタル比較回路４、３２９は
デジタル比較回路５、３３０は警報信号１、３３
１は警報信号２、３３２はOR回路、３３３は警
報信号３である。なお、図中同一符号は同一、又
は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 読み出しチエツクアドレス値を設定する読み
   出しチエツクアドレス設定回路と、上記設定され
   た読み出しチエツクアドレス値と実際の読み出し
   アドレス値との比較を行ない、この比較結果に基
   づいてタイミング信号を出力するデイジタル比較
   回路と、このデイジタル比較回路のタイミング信
   号に基づき、伝送信号の書き込みアドレス値を保
   持するラツチ回路と、上記ラツチ回路に保持され
   た上記書き込みアドレス値と読み出しチエツクア
   ドレス値との差を比較し、この比較結果と予め定
   められた２値の第１の設定値対との比較演算に基
   づいてスリツプ制御信号を発生するスリツプ制御
   手段とを備え、独立したデイジタル信号系の間で
   伝送信号の授受を行なう場合に両者の伝送レート
   の差を補正するプレジオクロナス整合装置におい
   て、上記ラツチ回路に保持された書き込みアドレ
   ス値と実際の読み出しチエツクアドレス値との差
   を検出し、この検出結果と上記第１の設定値対の
   間の値に設定された２値の第２の設定値対とを比
   較演算し、この比較結果に基づいて、障害発生信
   号を出力する障害発生手段とを備えたことを特徴
   とするプレジオクロナス整合装置。 ２ デイジタル比較回路の２出力の論理和をとる
   ことを特徴とする特許請求の範囲第１項に記載の
   プレジオクロナス整合装置。