JPS61191134A

JPS61191134A - プレジオクロナス整合装置

Info

Publication number: JPS61191134A
Application number: JP60033040A
Authority: JP
Inventors: Hisashi Naito; 内藤　悠史; Hideaki Ebisawa; 海老沢　秀明
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-02-19
Filing date: 1985-02-19
Publication date: 1986-08-25
Also published as: JPH0528538B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】し産業上の利用分野〕この発明は国際電信電話諮問委員会（ＣＣＩＴＴ）勧告
Ｇ、８１１に規定されるような、共に周波数確度が士Ｉ
ＸＩＱ−ｘｔ以内の正確なりロック周波数を持つ２つの
ディジタル信号系の間で信号の授受を行なう場合に１両
系の伝送レートの差を補正する目的で用いら、れるプレ
ジオクロナス整合装置、に関するものである。

〔従来の技術〕

一般にプレジオクロナス整合装置とは、上記のように、
予想されるクロック周波数の差が極めて小さな２つのデ
ィジタル信号系の間にあって５．−系の伝送ビットの差
の累計が予め定められた条件に至った時、一定時量分に
相当するディジタル信、号を読み捨て、或は２度読みす
るととｌこよ？、両系の間のデータ伝送速度を整合しよ
うとする装置である。

第４図にプレジオクロナス整合装置の概念を示す。プレ
ジオクロナス整合装置はこの第４図で示されるような仮
想的にリング状の構成を持つメモリ（１）にたとえられ
る。入力信号は書き込みデータとしてこのメモリに書き
込まれ、読み出しデータが出力信号として取り出される
。このリング状メモリは第４図に示すように、０番地か
ら（ｎ−１）番地までの合計ｎ番地のアドレスを持ち、
同図は入力信号が書き込みデータとしてＷ番地に書き込
まれ、出力信号は読み出しデータとしてｒ番地から読み
出されている所を示している。また書き込み、読み出し
の順序は共に時計廻り方向に進んで行くものである。

入力側の系の一夕伝送速度と出力側の系のデータ伝送速
度が一致している時は、書き込み番地と読み出し番地の
相対的な位置はこのリング状メモリのどの位置にあって
も一定の距離関係を保つため、データの読み出しは常に
書き込みアドレスの（ｗ−ｒ）番地後ろのアドレスで行
なわれることになるが、入力側の系のデータ伝送速度と
出力側の系のデータ伝送速度とに差があると、書き込み
番地と読み出し番地の相対的な距離は時間と共に変わっ
て行き、前者が後者より速い場合は書き込み番地が読み
出し番地に追いついて行くことになり、逆に前者が後者
より遅い時は読み出し番地が書き込み番地に追いついて
行くことになる。この現象を読み出し側番軸を基準にし
て考えると、入力側の系のデータ伝送速度の方が出力側
のそれに比べて速い場合には書き込み番地が進んで行き
、相対的に時計廻りに読み出し番地に近づいて行くこと
になり、逆の場合には書き込み番地が遅れて行き相対的
に反時計廻りに読み出し番地匡近づいて行くことになる
。

このような場合１両アドレスの距離は時間と共に減少し
、放置しておけばやがて書き込み、読み出し番地が重な
り合い、遂には追い越してしまうことになるが、このこ
とは書き込みレートの方が相対的に高い前者の場合には
、リングバッファー周分のデータが読み捨てられること
になり、逆に読み出しレートの方が相対的に高い後者の
場合には、リングバッファー周分に相当する、既に一度
読み出されたデータを２度読みすることを意味する。

伝送速度に差がある以上、何等かの形でデータの読み捨
て、または２度読みが発生するのは止むを得ないが、読
み捨てまたは２度読みが行なわれるデータの範囲に何の
規則性もなければ、信号処理上不都合が極めて多い。こ
のデータの読み捨てまたは２度読みを行なう単位を予め
定められた法則に従った切れ目を持つ゛ように制御する
のが、プレジオクロナス整合装置の目的である。この一
定の単位としては、例えばＰＣＭ　ｔ４話回線ディジタ
ル信号におけるサンプル単位、フレーム単位もしくはマ
Ｊシチフレーム単位のように二定の周期的な性格を持っ
た単位を選ぶのが゛普通である。

゛第４′図において１例えば゛読み捨てまたは２度読み
あス゛リップを行なう単位を１フレームのデータに相当
するｊ番地分□のデータメじ、ま゛た゛データのスリヅ
プを起こさせるための書き込み、読み出しアドレス接近
検出のスレッショルドを２アドレス差とする。そして書
き込みが読み出しより速く、書き込みアドレスが時計廻
りに読み出しアドレスに近づいて来たとする。今読み出
しアドレスが、あるフレームの最後のアドレス（ｒ−４
）番地にある時、書き込みアドレスが２アドレス隣の（
ｒ−８）番地まで近づいて来たとする。通常であれば、
読み出しアドレスはｒ番地へ進む所であるが、この場合
はプレジオクロナススリップ制御により、読み出し番地
を１フレ一ム分先の（ｒ＋ｊ）番地光へ進めることをな
る〇また逆に、書き込みが読み出しより遅く、書き込みアド
レスが反時計廻りに読み出しアドレスに近づいて来ｔこ
とする。今読み出しアドレスが、あるフレームの最後の
アドレス（ｒ’＋ｊ−１）　　番地に来た時、書き込み
アドレスが、まだ２アドレス前の（ｒ＋ｊ＋１）　　番
地にいたとする。この時通常であれば、（ｒ＋ｊ）番地
へ進む読み出しアドレスは。

プレジオクロナススリップ制御により元のフレームの先
頭アドレスであるｒ番地へ戻ることとなる。

このようにして、予め定められた距離以内に書き込み、
読み出しアドレスが近づいて来た時、同じく予め定めら
れたデータの切れ目で予め定められた分量のデータ分だ
け読み捨てまたは２度読みのスリップ制御を規則的に行
なうことにより、わずかに伝送速度の異なる２つのディ
ジタル信号系のデータ伝送速度を整合させようとするの
がプレジオクロナス整合装置である。

プレジオクロナス整合を行なう２系のクロック周波数の
確度は許容範囲内で変動しており、あるスリップが起こ
った瞬間に、それまでの２系のクロック周波数の相対関
係が全く逆に変化すると云う最悪条件を考えた場合、ス
リップ発生の最小時間間隔を一定値以上に保つためには
、スリップ実施後の書き込みアドレスと読み出しアドレ
スとの差が時計廻り、反時計廻りのどちらの方向に測っ
ても、１フレ一ム分以上ある必要があり、書き込み、読
み出しアドレスを考えに入れると整合バッファメモリの
容量は、（２フレ一ム相当番地数＋１）番地以上必要と
なる。アドレス差検出のスレッショルド値を、安全のた
め隣接アドレスに相当する１より離れた所に置く場合に
は、更にメモリ容量が必要であり、またスリップ制御を
行なう上で、アドレス差を計数して任意のアドレスから
１フレ一ム分離れた番地へスリップを行なうようにする
ことは困難である。従って１通常整合バッファメモリの
容量は、２フレームを越え、スリップ単位であるフレー
ム容量の整数倍となるように選び、整合バッファの各ア
ドレスが各フレーム単位のデータの定まったビットを収
容するようなアドレス固定割りつけ方法を用い、整合バ
ッファメモリ上に規則的に配置される決まった番地にス
リップ単位の切れ目が常にあるように構成して、スリッ
プ制御を容易にする方法がとられる。

第５図にプレジオクロナス整合装置の基本的な一実施例
を示す。図において、送信側のディジタル系であるＡ系
から受信側のディジタル系であるＢ系へディジタル信号
が伝送されるものとする。

ａＱはＡ系からの入力信号、（ハ）はＡ系のクロック抽
出回路、σηはＡ系のクロック信号、ａＱはＡ系のフ　
　　゛レームタイミング検出回路、（２）はＡ系信号列
のフレームタイミング信号％時は書き込みアドレスカウ
ンタ、　０４１は書き込みアドレス信号、ｃ！ＱはＢ系
への出力信号、ｅυはＢ系のクロック信号、＠はＢ系信
号列のフレームタイミング信号、（２）は読、み出しア
ドレスカウンタ、弼は読み出しアドレス信号。

（７）は整合バッファメモリ、ｃｌηはバッファ制御回
路。

（イ）はメモリ制御信号、（至）は読み捨て制御信号、
Ｃ！４は２度読み制御信号である。

次に動作について説明する。

Ａ系のクロック抽出回路（ト）はＡ系からの入力信号Ｑ
ｌ）からＡ系のクロック信号αηを抽出し、これをＡ系
のフレームタイミング検出回路σ・及び書き込みアドレ
スカウンタ酸へ供給する。Ａ系のフレームタイミング検
出回路ＱＱはＡ系のクロック信号（１１）を基にして、
Ａ系からの入力信号（１１）からフレーム。

情報を検出し、Ａ系信号列のフレームタイミング信号（
ロ）を発生する。書き込みアドレスカウンタ叫はＡ系の
クロック信号σηを基にして、Ａ系信号列のフレームタ
イミング信号口に同期した計数を行ない、Ａ系からの入
力信号ａ１を整合バッファメモリ（７）へ書き込むため
の書き込みアドレス信号Ｑ４１を発生する。

一方読み出しアドレスカウンタ（イ）はＢ系のクロック
信号ｅυを基にして、同じくＢ系信号列のフレ。

−ムタイミング信号（支）に同期した計数を〃なうと共
に、後述のバッフ、ア制御回路ｅυから与えられる読み
捨て制御信号（至）および２阜読み制御信号−の制御の
下に読み出しアドレスのスリップ５を実施し。

Ｂ系への出力信号（７）を整合バッファメモリ員か、ら
、読み出すための読み出しアドレス信号−を発生する。

整合バッファメモリ（７）はバッファ制御９回ｑ５ｇａ
、か０．。

ら印、加されるメモリ制御信号に）、の制御の下に１、
青き込みアドレス信号に、対応したメモリ番地へのデー
タの書き込み、及び読み出しアドレス信号に対応したメ
モリ番地からのデータ、の、読み出しを岑行する。バッ
ファ制御回路６カは書き込みアザレス力、ウンタ醤から
印加される書、き込みア４ドにス１信号σ◆る読み出し
アドレス信号−を比較し１、整合、パ、ツフアメモリ（
至）へのデータの書き込み及び同メモリ（７）からのデ
ータの読み出しを制御するメモリ制御信号に）を発生す
ると共に、書き込みアドレス、読み出しアドレスの差を
検知し、アドレスの差が予め設定された値より小さくな
った時には両アドレスの相対関係に対応してデータの読
み捨て実行を指示する読み捨て制御信号（至）もしくは
、データの２度読み実行を指示する２度読み制御信号■
を発生し、読み出しアドレスカウンタＱに印加する。

第８図にバッファ制御回路０υの詳細な一例を示す。図
中破線で囲まれた部分（８１０）がプレジオクロナスス
リップ制御回路であり、（＋４１は書き込みアドレス信
号、（財）は読み出しアドレス信号、（至）はメモリ制
御信号、（ト）は読み捨て制御信号、■は２度読み制御
信号、（８１１）はデジタル比較回路１、（８１２）は
読み出しチェックアドレス設定回路、（８１８）はアド
レスチェックタイミング信号、（８１４）はラッチ回路
、　　（８１５）は書き込みアドレスチェック信号、（
８１６）はデジタル比較回路２．　（８１？）はデジタ
ル比較回路８　、　　（８１８）は読み捨て閾値設定回
路、（８１９）は２度読み閾値設定回路、（８２１）は
書き込みアドレス変化検出回路、（８２２）は読み出し
アドレス変化検出回路（８２８）は書き込み、読み出し
制御回路、（８２４）は書き込みアドレス変化検出信号
、　　（８２５）は読み出しアドレス変化検出信号であ
る。

書き込みアドレス信号ａａおよび読み出しアドレス信号
弼はそれぞれ書き込みアドレス変化検出回路Ｃ８２１）
および読み出しアドレス変化検出回路（８２２）に印加
され、それぞれの値が変化する立上りタイミングでそれ
ぞれ書き込みアドレス変化検出信号（８２４）および読
み出しアドレス変化検出信号（’８２５）のパルスを発
生させる。書き込みアドレス変化検出信号（８２４）お
よび読み出しアドレス変化検出信号は共に、書き込み、
読み出し制御回路（８２８）に印加される。書き込み、
読み出し制御回路は、書き込みアドレス変化検出信号（
８２４）および読み出しアドレス変化検出信号（８２５
）がら各々、書き込みサイクル、読み出しサイクルを検
知し、各々のサイクル内の適切なタイミングで整合バッ
ファメモリへの書き込みおよび同メモリからの読み出し
を行なう事を指示するメモリ制御信号（２）を発生する
。プレジオクロナススリップ制御回路（８１０）におい
ては入力される書き込みアドレス信号図および読み出し
アドレス信号■から、両アドレスの接近を予め検知し、
書き込み、読み出しアドレス差が所定の値より小さくな
る事がないように、読み出しアドレスをジャンプさせる
事により、アドレス差を一定値以上に保つわけであるが
、許容される２系のクロック周波数の差が±２Ｘ１０−
”以下と非常に小さい為１通常数フレーム周期に設定さ
れるｍｌバッファメモリ１周分に相当する読み出し又は
書き込み時間の間に生ずる。アドレス差の減少は時間に
換算して１アドレスに削り当てられる書き込み又は読み
出し動作の時間即ち、書き込みサイクル時間又は読み出
しサイクル時間に比べ非常に小さな値である。換言すれ
ば、書き込みアドレスと読み出しアドレスの差が１アド
レス分減少するのに要する時間は、整合バッファメモリ
を１周分書き込む又は読み出すのに要する時間に比べ十
分長い時間である。このようにアドレス差の変化がゆる
やかに起こるため、書き込みアドレスと読み出しアドレ
スの差を常に監視する必要はなく、アドレス差が１減少
するのに要する最短時間に比べ十分短い周期でアドレス
差を監視し、制御を行なうサンプリング制御方式で対処
出来る。

サンプリング周期としては整合バッファ１周分に相当す
る時間で十分である。読み出しチェックアドレス設定回
路（８１２）には、整合バッファメモリの適当なアドレ
ス値が、読み出しチェックアドレス値として設定される
。デジタル比較回路１（８１１）に入力される読み出し
アドレス信号（財）の値が、読み出しチェックアドレス
値に一致する度に、デジタル比較回路１　（８１１）は
アドレスチェックタイミング信号（８１８）を発生する
。ラッチ回路（８１４）に入力される書き込みアドレス
信号σ◆は、印加されたアドレスチェックタイミング信
号（８１８）パルスの立上りタイミングでラッチされ、
書き込みアドレスチェック信号（８１５）としてラッチ
回路（８１４）から出力される。書き込みアドレスチェ
ック信号（８１５）はデジタル比較回路２　（８１６）
およびデジタル比較回路８　（８１７）の入力として印
加される。読み捨て閾値設定回路（８１８）には、前述
の読み出しチェックアドレス値より時間的に少し戻った
アドレス値が、読み捨て閾値として設定され、一方、２
度読み閾値設定回路（８１９）には、逆に、読み出しチ
ェックアドレス値より時間的に少し先となるアドレス値
が、２度読み閾値として設定される。

読み出しアドレス信号（ハ）が読み出しチェックアドレ
ス値に一致するタイミング、でサンプルされた書き込み
アドレス信号値である書き込みアドレスチェック信号（
８１５）の値が、アドレス進行方向に数えて、２度読み
閾値から読み捨て闇値の間にある場合はプレジオクロナ
ススリップを実行する必要はないが、書き込み側である
Ａ系のクロック周波数が読み出し側であるＢ系のクロッ
ク周波数より高い場合には、書き込みアドレスチェック
信号値は読み捨て閾値側から読み出しチェックアドレス
値に近づいて来るため、両アドレスが一致する前に書き
込みアドレスチェック信号値が、読み捨て信号値に一致
した時、デジタル比較回路２（８１６）は読み捨て制御
信号（至）を発生し、この信号は第５図の読み出しアド
レスカウンタ峙に印加され、読み出しアドレス値がその
フレームの最後のアドレスに至った後、次フレームのデ
ータの先頭アドレスである１つ先のアドレスへ進む代り
に、１フレームとばして次のフレームの先頭アドレスへ
アドレスをジャンプさせる事により、書き込みアドレス
が読み出しアドレスへ過度に接近する事を防止する制御
が実施される。逆にＡ系のクロック周波数がＢ系のクロ
ック周波数より低い場合には、書き込みアドレスチェッ
ク信号値は２度読み閾値側から読み出しチェックアドレ
ス値に近づいて来る事となり、書き込みアドレスチェッ
ク信号値が、２度読み閾値に一致した時、デジタル比較
回路８（８１７）は、２度読み制御信号（財）を発生し
、この信号も又、第５図の読み出しアドレスカウンタに
）に印加され、読み出しアドレス値がそのフレームの最
後のアドレスに至った後、次のフレームに属するデータ
の先頭アドレスである１つ先のアドレスへ進む代りに、
ｌフレーム戻ってそれまでのフレームに属するデータの
先頭アドレスへアドレスをジャンプさせる事により、読
み出しアドレスが書き込みアドレスに過度に接近する事
を防止する制御が実施される。

〔発明が解決しようとする問題点〕

従来の装置は以上の様に構成されているので。

実際に読み出しアドレスと書き込みアドレスが接近して
、プレジオクロナス制御を行なう必要が生じた場合に、
装置の故障等で正常なプレジオクロナススリップ制御が
実施されなかったとすると。

そのまま両アドレスが異常に接近してしまい、ついには
その相対位置が逆転し、不規則なデータの欠落成いは重
複が発生してしまうという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、プレジオクロナス・スリップ制御が実施されずに
書き込みと読み出しのアドレスが異常接近した場合に異
常を知らせる警報信号を発生することのできるプレジオ
クロナス整合装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明におけるプレジオクロナス整合装置は、プレジ
オクロナス・スリップ制御用に設けた。書　　　。

き込みアドレスと読み出しアドレスの両アドレスの接近
を検出するための２組の閾値設定回路及び比較回路の他
に更に２組の閾値設定回路及び比較回路を設けたもので
ある。

〔作用〕

この発明におけるプレジオクロナス整合装置は。

プレジオクロナス・スリップ制御用の２組の閾値設定回
ｌ′ｊ！８及び比較回路の他に更に２組の閾値設定回路
と比較回路を設け、整合用メモリの書き込みアドレスと
読み出しアドレスの両アドレスのアドレス差にして、前
者の閾値よりも後者の閾値を小さい直に設定することに
より、プレジオクロナス制御が実施されずに上記両アド
レスの異常接近が起こった場合にこれを検出し、警報信
号を外部に出力させる。

（発明の実施例〕以下この発明の一実施例を図（こついて説明する。

第１図はプレジオクロナス整合装置におけるバッファ制
御回路を示したものである。一点鎖線で囲まれた部分が
第５図に示されたバッファ制御回路に該当する。第１図
において破線で囲まれた部分がプレジオクロナス・スリ
ップ制御回路（８１０）に相当するものであり、図にお
いて圓〜（８２５）は第８図の回路と全く同一のもので
ある。Ｃ８２６）は警報発生閾値設定回路１．（８２７
）は警報発生閾値設定回路２、（８２８）はデジタル比
較回路４、（８２９）はデジタル比較回路８．（８８０
）は警報信号１、（８８１）は警報信号２．（８８２）
はＯＲ回路、（８８８）は警報信号８である。

次に上記のように構成され１こ装置の動作を説明する。

メモリ制御信号に）および読み捨て制御信号（至）、２
度読み制御信号（財）を発生させるための閾値設定回路
とデジタル比較回路の動作は、第８図に示し１こ従来の
それと同一である。

従来例では読み捨て制御信号に）及び２度読み制御信号
（財）を発生させるため、デジタル比較回路（８１６）
、　（８１７）と閾値設定回路（８１８）、　（８１９
）をそれぞれ１組づつ設けていたが、本発明ではこれら
をさらにもう２組（８２６）Ｃ８２？）、（８２８）（
８２９）設け、これらにより警報信号１　（８８０）及
び警報信号２（８８１）を発生させる。これらの閾値の
設定として、２度読み閾値設定回路（８１９）における
設定値よりも時間的に戻ったアドレス値を警報発生閾値
設定回路１　（８２６）の閾値とし、読み捨て閾値設定
回路（８１８）における設定値よりも時間的に進んだア
ドレス値を警報発生閾値設定回路２　（８２７）の閾値
とする。

第２図はこれらの閾値の関係を示した図であり、第４図
と同様プレジオクロナス整合用のメモリをリング状メモ
リ（１）として示している。図において読み出しチェッ
クアドレス値（２）をｒ番地とすると、２度読み閾値（
６）はｒ番地よりも時間的に進んだアドレス値であり、
警報信号１（６）を発生させる閾値はこれとｒ番地との
間に設定する。又、逆に読み捨て閾値（３］はｒ番地よ
りも時間的に戻ったアドレス値であり、警報信号２（４
）を発生させる閾値はこれとｒ番地との間に設定する。

また図においてｋとｊはｋ＞ｊ＞０の関係を満足するも
のとする。

まず、書き込み側のクロック周波数が読み出し側のクロ
ック周波数よりも高い場合を考えると、この場合、書き
込みアドレス値は読み捨て閾値アドレス側から読み出し
チェックアドレス値に接近してくる。もし何らかの理由
でプレジオクロナススリップ制御が行なわれずに書き込
みアドレス値が読み捨て閾値アドレス値よりも読み出し
チェックアドレス値に接近したとしても、読み捨て閾値
アドレス値と読み出しチェックアドレス値との間に警報
信号２発生用の閾値を設定すれば、これを検出して警報
信号２を発生させる事ができる。次に、書き込み側のク
ロック周波数が読み出し側のクロック周波数よりも低い
場合を考えると、この場合、書き込みアドレス値は先の
場合とは逆に２度読み閾値アドレス側から読み出しチェ
ックアドレス値に接近してくる。上と同様にもし書き込
みアドレス値が２度読み閾値アドレス値よりも読み出し
チェックアドレス値に接近したとしても、２度読み閾値
アドレス値と読み出しチェックアドレス値との間に警報
信号１発生用の閾値を設定すれば、これを検出して警報
信号１を発生させる事ができる。

そこでこの警報信号１　（ｓ８０）と警報信号２（８８
１）の論理和をＯＲ回路（８８２）により、とれば、２
度読み或いは読み捨てのいずれのプレジオクロナス制御
が行なわれずに書き込みと読み出しの両アドレスが異常
に接近した場合でも、これを検出し、警報信号８　（８
１１１８）を発生させる事が可能である。

なお、上記実施例では、　ＯＲ回路（８８２）により警
報信号１　（８８０）と警報信号２　（［１）の論理和
をとり、これを警報信号８　（８８８）として出力する
ものを示しｔコが、　ＯＲ回路（８８２）を設けずに警
報信号１（８８０）及び警報信号２　（８８１）　ｌｅ
それぞれ独立で外部に出力させても良く、この場合には
警報信号が１　（８８０）と２　（８８１）のどちらで
あるかを知ることによりプレジオクロナス・スリップ制
御の異常を示す警報が２度読み制御の側であるか、読み
捨て制御の側であるのかを判別することができる。

〔発明の効果〕

以上のように、この発明によればプレジオクロナス・ス
リップ制御用の２範の閾値設定回路及びディジタル比較
回路だけでなく、更に２組の閾値設定回路及びディジタ
ル比較１路を設けるように構成したので、プレジオクロ
ナススリップ制御が実施されずに書き込みと読み出しの
両アドレスが異常に接近した時にこれを検知して警報信
号を外部に出力することができるという効呆がある。

【図面の簡単な説明】

第１図は本発明によるプレジオクロナス・スリップ制御
回路を含むプレジオクロナス整合装置のバッファ制御回
路の一実施例を示す構成図、第２図はプレジオクロナス
スリップ制御及び警報信号のための閾値の関係を示す図
、第８図は従来のプレジオクロナス整合装置のバッファ
制御回路の一例を示す構成図、第４図はプレジオクロナ
ス整合装置の概念を示す図、第５図は従来のプレジオク
ロナス整合装置の一例を示す構成図である。図において（１）はリング状溝成メモリ、（２）は読み
出しチェックアドレス、（３）は読み捨て閾値アドレス
、（４）は警報信号２閾値アドレス、（５）は２度読み
閾値アドレス、（６）は警報信号１閾値アドレス、αＯ
は−Ａ系からの入力信号、σｐはＡ系のクロック信号。四はＡ糸信号のフレームタイミング信号、賂は書き込み
アドレスカウンタ、σ尋は書き込みアドレス信号、（へ
）はＡ系のクロック抽出回路、σＱはＡ系のフレームタ
イミング検出回路、（７）はＢ系への出力信号、Ｃｉ！
υはＢ系のクロック信号、（イ）はＢ系のフレームタイ
ミング信号、■は読み出しアドレス・力　　　□ウンタ
、ＣＩ４は読み出しアドレス信号％に）は整合バッファ
°メモリ、ｃｌυはバッファ制御回路、に）はメモリ制
御信号％（至）は読Ａ捨て制御信号、−は２度読み制御
信号、（８１０）はプレジオクロナススリップ制御回路
、（８１１）はデジタル比較回路１　、（８１２）は読
み出しチェックアドレス、（８１８）はアドレスチェッ
クタイミング信号、　（８１４）はラッチ回路、（８１
５）は書き込みアドレスチェック信号、（８１６）はデ
ジタル比較回路２、（８１７）はデジタル比較回路、（
８１８）は読み捨て閾値設定回路％（８１９）は２　　
　′度読み閾値設定回路、（８２１）は書き込みアドレ
ス変化検出回路、（８２２）は読み出しアドレス変化検
出回路、（８２８）は書き込み読み出し制御回路、（８
２４）は書き込みアドレス変化検出信号、　（８２５）
は読み出しアドレス変化検出信号、　（８２６）は警報
発生閾値設定回路１、（８２？）は警報発生閾値設定回
路２、（８２Ｂ）はデジタル比較回路４．　（８２９）
はデジタル比較回路５、（８８０）は警報信号１　、　
（８８１）は警報信号２．Ｃ８８２）はＯＲ回路、　　
（８８Ｂ）は警報信号８である。なお１図中同一行号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）独立した２つのディジタル信号系の間で信号の授
受を行なう場合に両者の伝送レートの差を補正するため
のプレジオクロナス整合装置において、整合用メモリの
読み出しアドレスのチェックを行なうための読み出しチ
ェックアドレス設定回路と、上記設定値と実際の読み出
しアドレス値との比較を行なうデジタル比較回路と、読
み出しアドレスと上記設定値が一致した事を示す上記デ
ジタル比較回路から出力される信号を受けてその時点で
の書き込みアドレス値を保持するラッチ回路と、上記ラ
ッチ回路で保持した書き込みアドレス値と４種類のそれ
ぞれある値に設定した閾値との比較を行なうための４組
の閾値設定回路及びデジタル比較回路とを設けたことを
特徴とするプレジオクロナス整合装置。
（２）ディジタル比較回路のある２出力の論理和をとる
ことを特徴とする特許請求の範囲第１項に記載のプレジ
オクロナス整合装置。