JPS6196846A - プレジオクロナススリツプ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は国際電信電話諮問委員会（ＣＣＩＴＴ　）勧
告Ｇ、８１１に規定されるような、共に周波数確度±ｌ
Ｘｌ０−１１以内の正確なりロック周波数を持つ２つの
ディジタル信号系の間で信号の授受を行なう場合に、両
系の伝送レートの差を補正する目的で用いられるプレジ
オクロナス整合回路のプレジオクロナススリップ制御回
路に関するものである。

〔従来の技術〕

一般にプレジオクロナス整合回路とは、上記のように、
予想されるクロック周波数の差が極めて小さな２つのデ
ィジタル信号系の間にあって、両系の伝送ピントの差の
累計が予め定められた条件に至った時、一定時量分に相
当するディジタル信号を読み捨て、あるいは２度読みす
ることにより、両系の間のデータ伝送速度を整合しよう
とする回路である。

第３図にプレジオクロナス整合回路の概念を示す。プレ
ジオクロナス整合回路はこの第３図で示されるような仮
想的にリング状の構成をもつメモリ回路１にたとえられ
る。入力信号は書き込みデータとしてこのメモリに書き
込まれ、読み出しデータが出力信号として取り出される
。このリング状メモリ１は第３図に示すように、０番地
から（ｎ−１）番地までの合計ｎ番地のアドレスを持ち
、同図は入力信号が書き込みデータとしてＷ番地に書き
込まれ、出力信号は読み出しデータとしてｒ番地から読
み出されている所を示している。

また書き込み、読み出しの順序は共に時計廻り方向に進
んで行くものである。

入力側の系のデータ伝送速度と出力側の系のデータ伝送
速度が一致している時は、書き込み番地と読み出し番地
の相対的な位置はこのリング状メモリ１のどの位置にあ
っても一定の距離関係を保つため、データの読み出しは
常に書き込みアドレスの（ｗ−ｒ）番地後ろのアドレス
で行なわれることになるが、入力側の系のデータ伝送速
度と出力側の系のデータ伝送速度とに差があると、書き
込み番地と読み出し番地の相対的な距離は時間と共に変
わって行き、前者が後者より速い場合は書き込み番地が
読み出し番地に追いついて行くことになり、逆に前者が
後者より遅い時は読み出し番地が書き込み番地に追いつ
いて行くことになる。

この現象を読み出し側番地を基準にして考えると、入力
側の系のデータ伝送速度の方が出力側のそれに比べて速
い場合には書き込み番地が進んで行き、相対的に時計廻
りに読み出し番地に近づいて行くことになり、逆の場合
には書き込み番地が遅れて行き相対的に反時計廻りに読
み出し番地に近づいて行くことになる。

このような場合、両アドレスの距離は時間と共に減少し
、放置しておけばやがて書き込み、読み出し番地が重な
り合い、遂には追い越してしまうことになるが、このこ
とは書き込みレートの方が相対的に高い前者の場合には
、リングバッファー周分のデータが読み捨てられること
になり、逆に読み出しレートの方が相対的に高い後者の
場合には、リングバッファー周分に相当する、既に一度
読み出されたデータが２度読みされることを意味する。

伝送速度に差がある以上、何等かの形でデータの読み捨
て、または２度読みが発生するのは止むを得ないが、読
み捨てまたは２度読みが行なわれるデータの範囲に何の
規則性もなければ、信号処理上不都合が極めて多い。こ
のデータの読み捨てまたは２度読みを行なう単位を予め
定められた法則に従った切れ目を持つように制御するの
が、プレジオクロナス整合回路の目的である。この一定
の単位としては、例えばＰＣＭ電話回線ディジタル信号
におけるサンプル単位、フレーム単位もしくはマルチフ
レーム単位のように一定の周期的な性格を持った単位を
選ぶのが普通である。

第３図において、例えば読み捨てまたは２度読みのスリ
ップを行なう単位を１フレームのデータに相当するｊ番
地分のデータとし、またデータのスリップを起こさせる
ための書き込み、読み出しアドレス接近検出のスレッシ
ョルドを２アドレス差とする。

今、例えば書き込みが読み出しより速く、書き込みアド
レスが時計廻りに読み出しアドレスに近づいて来たとす
る。そして読み出しアドレスが、あるフレームの最後の
アドレス（ｒ　−１）番地にある時、書き込みアドレス
が２アドレス隣の（ｒ−３）番地まで近づいて来たとす
る。通常であれば、読み出し、アドレスはｒ番地へ進む
所であるが、この場合はプレジオクロナススリップ制御
により、読み出し番地を１フレ一ム分先の（ｒ＋ｊ）番
地光へ進めることとなる。

また逆に、書き込みが読み出しより遅く、書き込みアド
レスが反時計廻りに読み出しアドレスに近づいて来たと
する。そして読み出しアドレスが、あるフレームの最後
のアドレス（ｒ＋ｊ−１）ｉ地に来た時、書き込みアド
レスが、まだ２アドレス前の（ｒ＋ｊ＋１）番地にいた
とする。この時通常であれば、（ｒ　＋　ｊ）番地へ進
む読み出しアドレスは、プレジオクロナススリップ制御
により元のフレームの先頭アドレスであるｒ番地へ戻る
こととなる。

このようにして、予め定められた距離以内に書き込み、
読み出しアドレスが近づいて来た時、同じく予め定めら
れたデータの切れ目で予め定められた分量のデータ分だ
け読み捨てまたは２度読みのスリップ制御を規則的に行
なうことにより、わずかに伝送速度の異なる２つのデー
タ信号系のデータ伝送速度を整合させようとするのがプ
レジオクロナス整合回路である。

プレジオクロナス整合を行なう２系のクロック周波数の
確度は許容範囲内で変動しており、あるスリップが起こ
った瞬間に、それまでの２系のクロック周波数の相対関
係が全く逆に変化するという最悪条件を考えた場合、ス
リップ発生の最小時間間隔を一定値以上に保つためには
、スリップ実施後の書き込みアドレスと読み出しアドレ
スとの差が時計廻り２反時計廻りのどちらの方向に測っ
ても、■フレーム分以上ある必要があり、書き込み、読
み出しアドレスを考えに入れると整合パンツアメモリの
容量は、（２フレ一ム相当番地数＋１）番地以上必要と
なる。アドレス差検出のスレッショルド値を、安全のた
め隣接アドレスに相当する１より離れた所に置く場合に
は、さらにメモリ容量が必要であり、またスリップ制御
を行なう上で、アドレス差を計数して任意のアドレスか
ら１フレ一ム分離れた番地へスリップを行なうようにす
ることは困難である。従って、通常整合パンツアメモリ
の容量は、２フレームを越え、スリップ単位であるフレ
ーム容量の整数倍となるように選び、整合バッファの各
アドレスが各フレーム単位のデータの定まったビットを
収容するようなアドレス固定割り付は方法を用い、整合
バッファメモリ上に規則的に配置される決まった番地に
スリップ単位の切れ目が常にあるように構成して、スリ
ップ制御を容易にする方法がとられる。

第４図にプレジオクロナス整合回路の基本的な一実施例
を示す。図において、送信側のディジタル系であるＡ系
から、受信側のディジタル系であるＢ系へディジタル信
号が伝送されるものとする。

１０はＡ系からの入力信号、１５はＡ系のクロック抽出
回路、１１はＡ系のクロック信号、１６はＡ系のフレー
ムタイミング検出回路、１２はＡ糸信号列のフレームタ
イミング信号、１３は書き込みアドレスカウンタ、１４
は書き込みアドレス信号、２０はＢ系への出力信号、２
１はＢ系のクロック信号、２２は日系信号列のフレーム
タイミング信号、２３は読み出しアドレスカウンタ、２
４は読み出しアドレス信号、３０は整合バッファメモリ
、３１はバッファ制御回路、３２はメモリ制御信号、３
３は読み捨て制御信号、３４は２度読み制御信号である
。。

次に動作について説明する。

Ａ系のクロック抽出回路１５はＡ系からの入力信号１０
からＡ系のクロック信号１１を抽出じ、これをＡ系のフ
レームタイミング検出回路１６及び書き込みアドレスカ
ウンタ１３へ供給する。Ａ系のフレームタイミング検出
回路１６はＡ系のクロック信号１１を基にして、Ａ系か
らの入力信号１０からフレーム情報を検出し、Ａ糸信号
列のフレームタイミング信号１２を発生する。書き込み
アドレスカウンタ１３はＡ系のクロック信号１１を基に
して、Ａ糸信号列のフレームタイミング信号１２に同期
した計数を行ない、Ａ系からの入力ｆｉｔ号１０を整合
バッファメモリ３０へ書き込むための書き込みアドレス
信号１４を発生する。

一方、読み出しアドレスカウンタ２３はＢ系のクロック
信号２１を基にして、同じく日系信号列のフレームタイ
ミング信号２２に同期した計数を行なうと巷に、後述の
バッファ制御回路３１から与えられる読み捨て制御信号
３３及び２度読み制御信号３４の制御の下に読み出しア
ドレスのスリップを実施し、Ｂ系への出力信号２０を整
合バッファメモリ３０から読み出すための読み出しアド
レス信号２４を発生する。

整合バッファメモリ３０はバッファ制御回路３１から印
加されるメモリ制御信号３２の制御の下に、書き込みア
ドレス信号に対応したメモリ番地へのデータの書き込み
、及び読み出しアドレス信号に対応したメモリ番地から
のデータの読み出しを実行する。バッファ制御回路３１
は書き込みアドレスカウンタ１３から印加される書き込
みアドレス信号１４及び読み出しアドレスカウンタ２３
から印加される読み出しアドレス信号２４を比較し、整
合バッファメモリ３０へのデータの書き込み及び同メモ
リ３０からのデータの読み出しを制御するメモリ制御信
号３２を発生すると共に、書き込みアドレス、読み出し
アドレスの差を検知し、アドレスの差が予め設定された
値より小さくなった時には両アドレスの相対関係に対応
してデータの読み捨て実行を指示する読み捨て制御信号
３３、もしくはデータの２度読み実行を指示する２度読
み制御信号３４を発生し、これらを読み出しアドレスカ
ウンタ２３に印加する。

第５図にバッファ制御回路３１の一構成例を示す。図中
、破線で囲まれた部分３１０がプレジオクロナススリッ
プ制御回路であり、１４は書き込みアドレス信号、２４
は読み出しアドレス信号、３２はメモリ制御信号、３３
は読み捨て制御信号、３４は２度読み制御信号、３１１
は第１のディジタル比較回路、３１２は読み出しチェッ
クアドレス設定回路、３１３はアドレスチェックタイミ
ング信号、３１４はランチ回路、３１５は書き込みアド
レスチェック信号、３１６は第２のディジタル比較回路
、３１７は第３のディジタル比較回路、３１８は読み捨
て闇値設定回路、３１９は２度読み闇値設定回路、３２
１は書き込みアドレス変化検出回路、３２２は読み出し
アドレス変化検出回路、３２３は書き込み、読み出し制
御回路、３２４は書き込みアドレス変化検出信号、３２
５は読み出しアドレス変化検出信号である。

次にこのバッファ制御回路３１の動作をより詳細に説明
する。

書き込みアドレス信号１４及び読み出しアドレス信号２
４はそれぞれ書き込みアドレス変化検出回路３２１及び
読み出しアドレス変化検出回路３２２に印加され、該各
回路３２１，３２２からは、それぞれの値が変化する立
上りタイミングでそれぞれ書き込みアドレス変化検出信
号３２４及び読み出しアドレス変化検出信号３２５のパ
ルスを発生させる。書き込みアドレス変化検出信号３２
４及び読み出しアドレス変化検出信号３２５は、共に書
き込み、読み出し制御回路３２３に印加される。書き込
み、読み出し制御回路３２３は、書き込みアドレス変化
検出信号３２４及び読み出しアドレス変化検出信号３２
５から各々書き込みサイクル、読み出しサイクルを検知
し、各々のサイクル内の適切なタイミングで整合バッフ
ァメモリ３０への書き込み及び同メモリ３０からの読み
出しを行なうことを指示するメモリ制御信号３２を発生
する。

ここで、プレジオクロナススリップ制御回路３１０にお
いては、入力される書き込みアドレス信号１４及び読み
出しアドレス信号２４から、両アドレスの接近を予め検
知し、書き込み、読み出しアドレス差が所定の値より小
さくなることがないように、読み出しアドレスをジ中ン
ブさせてアドレス差を一定値以上に保つわけであるが、
許容される２系のクロック周波数の差が±２Ｘ１０−１
１以下と非常に小さいため、通常数フレーム周期に設定
される整合バッファメモリ１周分に相当する読み出し又
は書き込み時間の間に生ずるアドレス差の減少は、時間
に換算して１アドレスに割り当てられる書き込み又は読
み出し動作の時間、即ち書き込みサイクル時間又は読み
出しサイクル時間に比べ非常に小さな値である。換言す
れば、書き込みアドレスと読み出しアドレスの差が１ア
ドレス分減少するのに要する時間は、整合バッファメモ
リ３０を１周分書き込む又は読み出すのに要する時間に
比べ十分長い時間である。このようにアドレス差の変化
が緩やかに起こるため、書き込みアドレスと読み出しア
ドレスの差を常に監視する必要はなく、従ってアドレス
差が「１」減少するのに要する最短時間に比べ十分短い
周期でアドレス差を監視し、制御を行なうサンプリング
制御方式で対処でき、そのサンプリング周期としては、
整合バ・ノファメモリ１周分に相当する時間で十分であ
る。

読み出しチェックアドレス設定回路３１２には、整合バ
ッファメモリ３０の適当なアドレス値が読み出しチェッ
クアドレス値として設定される。第１のディジタル比較
回路３１１に入力される読み出しアドレス信号２４の値
が、読み出しチェックアドレス値に一致する度に、第１
のディジタル比較回路３１１はアドレスチェックタイミ
ング信号３１３を発生する。ランチ回路３１４に入力さ
れる書き込みアドレス信号１４は、上記アドレスチェッ
クタイミング信号３１３パルスの立上りタイミングで該
ラッチ回路３１４にランチされ、書き込みアドレスチェ
ック信号３１５としてこのラッチ回路３１４から出力さ
れる。書き込みアドレスチェック信号３１５は、第２の
ディジタル比較回路３１６及び第３のディジタル比較回
路３１７の入力として印加される。読み捨て闇値設定回
路３１８には、前述の読み出しチェックアドレス値より
時間的に少し戻ったアドレス値が読み捨て闇値として設
定され、一方、２度読み闇値設定回路３１９には、逆に
読み出しチェックアドレス値より時間的に少し先となる
アドレス値が２度読み闇値として設定される。そして読
み出しアドレス信号２４が読み出しチェックアドレス値
に一致するタイミングでサンプルされた書き込みアドレ
ス信号値である書き込みアドレスチェック信号３１５の
値が、アドレス進行方向に数えて、２度読み闇値か、ら
読み捨て闇値の間にある場合はプレジオクロナススリッ
プを実行する必要はないが、書き込み側であるＡ系のク
ロック周波数が、読み出しく１１１であるＢ系のクロッ
ク周波数より高い場合には、書き込みアドレスチェック
信号３１５の値は読み捨て闇値側から読み出しチェック
アドレス値に近づいて来るため、両アドレスが一致する
前に、即ち書き込みアドレスチェック信号値が読み捨て
信号値に一致した時、第２のディジタル比較回路３１６
は読み捨て制御信号３３を発生する。そしてこの信号は
第４図の読み出しアドレスカウンタ２３に印加され、読
み出しアドレス値がそのフレームの最後のアドレスに至
った後、次フレームのデータの先頭アドレスである１つ
先のアドレスへ進む代りに、１フレーム飛ばして次のフ
レームの先頭アドレスへアドレスをジャンプさせる。こ
れにより、書き込みアドレスが読み出しアドレスへ過度
に接近することを防止する制御が実施される。

逆にＡ系のクロック周波数がＢ系のクロック周波数より
低い場合には、書き込みアドレスチェック信号値は２度
読み闇値側から読み出しチェックアドレス値に近づいて
くることと４す、書き込みアドレスチェック信号値が２
度読み闇値に一致した時、第３のディジタル比較回路３
１７は２度読み制御信号３４を発生し、°この信号もま
た、第４図の読み出しアドレスカウンタ２３に印加され
、読み出しアドレス値がそのフレームの最後のアドレス
に至った後、次のフレームに屈するデータの先頭アドレ
スである１つ先のアドレスへ進む代りに、ｌフレーム戻
ってそれまでのフレームに属するデータの先頭アドレス
へアドレスをジャンプさせる。これにより、読み出しア
ドレスが書き込みアドレスに過度に接近することを防止
する制御が実施される。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されており、書き込みア
ドレス信号１４は、第１のディジタル比較回路３１１か
らアドレスチェックタイミング信号３１３がラッチ回路
３１４へ印加されるタイミングでラッチされていたが、
書き込み側であるＡ系クロック位相と、読み出し側であ
るＢ系のクロック位相とは独立に変化しているため、以
下に示すような不具合の生ずる恐れがある。

即ち、Ｂ系のクロック信号で動作している読み出しアド
レスカウンタ２３から出力された読み出しアドレス信号
２４が読み出しチェックアドレス値に一致したときのア
ドレスチェックタイミング信号３１３で入力信号をラン
チ回路３１４にラッチするように制御を行なった時、書
き込み側であるＡ″系のクロック信号で動作している書
き込みアドレスカウンタ１３が、その出力である書き込
みアドレス信号１４を変化させている瞬間であった場合
、複数ビットの並列出力で構成される書き込みアドレス
信号１４の個々のビットの変化タイミング間に存在する
スキューと呼ばれる時間的なばらつきに起因して、ラン
チ回路３１４が、その入力信号である書き込みアドレス
信号値の一部のビットは変化前の値、残りのビットは変
化後の値をラッチすることがある。これにより、書き込
みアドレスチェック信号３１５を誤認し、プ、レジオク
ロナスス・Ｊツブ制御を実行する必要がない状態にある
にもかかわらず、読み捨て制御信号３３．もしくは２度
読み制御信号３４を発生してしまったり、また逆に、読
み捨て又は２度読みが必要であるにもかかわらず、読み
捨て制御信号３３．２度読み制御信号３４が発生されな
かったりして、不要なデータ信号の乱れが発生する恐れ
があるという欠点があった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、誤った書き込みアドレス認識をす
ることがなく、不要なスリップ制御を行なうことのない
プレジオクロナススリップ制御回路を提供するものであ
る。

〔問題点を解決するための手段〕

この発明に係るプレジオクロナススリップ制御回路は、
書き込みアドレス信号値が変化する際の信号値下確定時
間帯を示すサンプルアパーチャ信号を発生するサンプル
アパーチャ信号発生手段と、該サンプルアパーチャ信号
から得られるサンプルが許可される時間範囲にのみ書き
込みアドレス信号値をサンプリングするサンプリング手
段と、咳サンプル値と所定タイミングの読み出しアドレ
ス信号値との差を検出し、その差が所定の値より小さい
場合にスリップ制御信号を発生するスリップ制御信号発
生手段とを設けたものである。

〔作用〕

この発明においては、書き込みアドレス信号値が変化す
る際の信号値下確定時間帯は書き込みアドレス信号値の
サンプリングを禁止し、書き込みアドレス信号が確定し
ている時間帯にのみサンプリングを許可し、そのサンプ
リング値に応じてスリップ制御を行なう。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は本発明の一実施例によるプレジオクロナススリ
ップ制御回路を有するバッファ制御回路を示したもので
ある。図中、一点鎖線で囲まれた部分が第４図に示され
たバッファ制御回路３１に該当する。また破線で囲まれ
た部分がプレジオクロナススリップ制御回路３１０に相
当する。

図において、書き込みアドレス信号１４．読み出しアド
レス信号２４．メモリ制御信号３２．読み捨て制御信号
３３．２度読み制御信号３４．第１のディジクル比較回
路３１１．読み出しチェックアドレス設定回路３１２．
ラッチ回路３１４゜書き込みアドレスチェック信号３１
５．第２のディジタル比較回路３１６．第３のディジク
ル比較回路３１７．読み捨て闇値設定回路３１８．２度
読み闇値設定回路３１ｇ、３：き込みアドレス変化検出
回路３２１．読み出しアドレス変化検出回路３２２．１
き込み、読み出し制御回路３２３．書き込みアドレス変
化検出信号３２４．読み出しアドレス変化検出信号３２
５は各々従来回路の相当部分と同じ機能を持つ。

また３２６は書き込みアドレス変化検出信号３２４を極
性反転させるＮＯＴ回路、３２７は遅延′　回路であり
、上記ＮＯＴ回路３２６及び遅延回路３２７により、書
き込みアドレス信号値が変化する際の信号値下確定時間
帯を示すサンプルアパーチャ信号３２８を発生するサン
プルアパーチャ信号発生手段が構成されている。３２９
はＡＮＤ回路、３３０はＡＮＤ回路３２９の出力である
ランチ制御信号であり、上記第１のディジタル比較回路
３１１．読み出しチェックアドレス設定回路３　　′１
２、ＡＮＤ回路３２９．及びランチ回路３１４によりサ
ンプル手段が構成されている。

次に動作について説明する。

書き込みアドレス信号１４．読み出しアドレス信号２４
を入力とし、書き込みアドレス変化検出回路３２１．読
み出しアドレス変化検出回路３２２を経て書き込み、読
み出し制御回路３２３からメモリ制御信号３２を発生せ
しめる動作、及び読み出しアドレス信号２４を入力とし
て、第１のディジタル比較回路３１１において同信号を
読み出しチェックアドレス設定回路３１２に設定された
ディジタル値と比較し、両者が一致した時、アドレスチ
ェックタイミング信号３１３を発生せしめる動作は従来
の回路と同一である。

本実施例においては、書き込みアドレス変化検出信号３
２４をＮＯＴ回路３２６で極性反転した信号を、遅延回
路３２７で書き込みサイクルタイムより少し短い時間遅
延させ、サンプリングアパーチャ信号を得ている。第２
図（ａｌ〜（ｄ）に、書き込みアドレス信号１４からサ
ンプルアパーチャ信号３２８を得るまでのタイムチャー
トを示す。サンプルアパーチャ信号３２８は遅延回路３
２７の遅延時間を調整することにより、その負論理時間
帯が、書き込みアドレス信号１４の不確定時間帯（第２
図（ａｌ斜線部分）を含むように設定する（第２図（ａ
）、　（ｄ＋参照）。第２図（ｅ）　〜（ｇ）及び（ｈ
）　〜（ｊ）には、同図上段のサンプルアパーチャ信号
３２８と同じタイムスケールで、読み出しアドレス信号
２４からアドレスチェックタイミング信号３１３が発生
させられる様子を、２つの例について示している。

なお、図中ｎは読み出しチェックアドレス設定値を示し
ている。

まず第２図（ｅｌ〜（ｇ）で示した例は、アドレスチェ
ックタイミング信号３１３が書き込みアドレスサイクル
の中央寄りの時間帯、即ち書き込みアドレス信号１４の
値が確定している時間帯に発生している場合である。こ
の場合は、同図（ｆ）、　（ｄｌのアドレスチェックタ
イミング信号３１３とサンプルアパーチャ信号３２８と
の論理積がＡＮＤ回路３２９でとられ、ＡＮＤ回路３２
９の出力信号であるラッチ制御信号３３０には同図（ｇ
）に示されるように正論理パルス部分があり、そのパル
ス立上りエツジでラッチ回路３１４は書き込みアドレス
信号１４をランチし、その値を書き込みアドレスチェッ
ク信号３１５として出力する。このアドレスチェック信
号３１５を基にして、第２めディジタル比較回路３１６
又は第３のディジクル比較回路３１７において読み捨て
制御信号３３又は２度読み制御信号３４を適宜発生する
動作は、従来の回路の場合と同一である。

また第２図（ｈ）〜Ｕ）で示した例は、アドレスチェッ
クタイミング信号３１３が書き込みアドレスサイクルの
変わり目近く、即ち書き込みアドレス信号１４の値が不
確定である時間帯もしくはその近傍で発生している場合
で（同図（ａ）、　（１）参照）、ＡＮＤ回路３２９に
おいてアドレスサイクタイミ７’）’４８％３１３とサ
ンプルアパーチャ信号３２８との論理積をとった結果、
ＡＮＤ回路３２９の出力であるランチ制御信号３３０に
は正論理パルスが発生せず（同図（ｄｉ、　（１）、　
０）参照）、従ってラッチ回路３１４は、それ以前に有
窓なラッチ制御信号３３０を受けてラッチした書き込み
アドレス値をアドレスチェック信号３１５として引き継
き出力する。これにより第２のディジタル比較回路３１
６又は第３のディジタル比較回路３１７から読み捨て制
御信号３３又は２度読み制御信号３４が発生されること
はない。

ここで、本実施例によれば、第２図（ｈ）〜（Ｊ）に示
されるように、アドレスチェックタイミング信号３１３
が発生しているにもかかわらず、ラッチ回路３１４が書
き込みアドレス値をラッチしないため、プレジオクロナ
ススリップ制御が実施されない場合が生じるが、前にも
述べたように、Ａ系。

Ｂ糸相互間のクロック周波数の差は非常に小さく、従っ
てＡ系の書き込みサイクルとＢ系の読み出しサイクルの
位相差も時間が経過するにつれ少しづつずれて行き、何
周期か後のアドレスチェックタイミング信号３１３は第
２図（ｅ）〜（ａに示す例のように、サンプルアパーチ
ャ信号の正論理時間帯に発生されるようになり、プレジ
オクロナススリップ制御が実施されるようになる。

このように本実施例装置では、書き込みアドレス信号値
が変化する際の信号値下確定時間帯は、ラッチ回路３１
４によるサンプリングを禁止するようにしたので、誤っ
てスリップ制御をしてしまうことがなく、不要なデータ
信号の乱れが発生するのを防止できる。

なお、上記実施例ではプレジオクロナススリップ制御を
読み出し側で行ない、読み捨て制御又は２度読み制御で
実施したが、プレジオクロナススリップ制御は書き込み
側で実施してもよく、その場合には上記実施例の読み捨
て制御に対応して、１スリップ単位分の入力データの書
き込み停止制御、また２度読み制御に対応して、連続し
た２スリップ単位分のメモリに同一人力データを２度書
きする制御でスリップ制御を行なう。

〔発明の効果〕

以上のように、この発明によれば、プレジオクロナスス
リップ制御の必要の有無を検出するための書き込みアド
レス信号のサンプリングを、同信号値が変化する場合に
生じる信号値下確定時間帯を避けて実施するようにした
ので、誤った書・き込みアドレス認識による不必要なプ
レジオクロナス制御をすることのないプレジオクロナス
スリップ制御回路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるプレジオクロナススリ
ップ制御回路を含むバッファ制御回路の構成図、第２図
は該プレジオクロナススリップ制御回路の動作を説明す
るためのタイミングチャート図、第３図はプレジオクロ
ナス整合回路の概念を示す図、第４図は従来のプレジオ
クロナス整合回路の一例を示す図、第５図は従来のプレ
ジオクロナススリップ制御回路を含むバッファ制御回路
の一例を示す図である。 １３・・・書き込みアドレスカウンタ、１４・・・書き
込みアドレス信号、２３・・・読み出しアドレスカウン
タ、２４・・・読み出しアドレス信号、３０・・・整合
パンツアメモリ、３１・・・バッファ制御回路、３２・
・・メモリ制御信号、３３・・・読み捨て制御信号、３
４・・・２度読み制御信号、３１０・・・プレジオクロ
ナススリップ制御回路、３１１・・・第１のディジタル
比較回路、３１２・・・読み出しチェックアドレス設定
回路、３１３・・・アドレスチェックタイミング信号、
３１４・・・ランチ回路、３１５・・・書き込みアドレ
スチェック信号、３１６・・・第２のディジタル比較回
路、３１７・・・第３のディジタル比較回路、３１８・
・・読み捨て闇値設定回路、３１９・・・２度読み闇値
設定回路、３２１・・・書き込みアドレス変化検出回路
、３２２・・・読み出しアドレス変化検出回路、３２３
・・・書き込み、読み出し制御回路、３２４・・・書き
込みアドレス変化検出信号、３２５・・・読み出しアド
レス変化検出信号、３２６・・・ＮＯＴ回路、３２７・
・・遅延回路、３２８・・・サンプルアパーチャ信号、
３２９・・・ＡＮＤ回路、３３０・・・ラッチ制御（３
号。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）２つのディジタル信号系の間で信号の授受を行な
   う場合に両系の伝送レートの差を補正するためのプレジ
   オクロナス整合回路におけるプレジオクロナススリップ
   制御回路であって、書き込みアドレス信号値が変化する
   際の信号値下確定時間帯を示すサンプルアパーチャ信号
   を発生するサンプルアパーチャ信号発生手段と、該サン
   プルアパーチャ信号から得られるサンプルが許可される
   上記信号値不確定時間帯以外の時間範囲に読み出しアド
   レスカウンタの所定のタイミングで書き込みアドレス信
   号値をサンプリングするサンプリング手段と、該サンプ
   ル値と上記所定タイミングの読み出しアドレス信号値と
   の差を検出しその差が予め定められた所定の値より小さ
   い場合にスリップ制御信号を発生するスリップ制御信号
   発生手段とを備えたことを特徴とするプレジオクロナス
   スリップ制御回路。