JPS6286935A - フレ−ムアライナ回路 - Google Patents
フレ−ムアライナ回路Info
- Publication number
- JPS6286935A JPS6286935A JP60226424A JP22642485A JPS6286935A JP S6286935 A JPS6286935 A JP S6286935A JP 60226424 A JP60226424 A JP 60226424A JP 22642485 A JP22642485 A JP 22642485A JP S6286935 A JPS6286935 A JP S6286935A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- bits
- phase
- memory
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル伝送における回線編集機能・交換機
能等の前処理として必要なフレームアラインメントを行
うためのフレームアライナ回路に関するものである。
能等の前処理として必要なフレームアラインメントを行
うためのフレームアライナ回路に関するものである。
近年、通信網にデジタル伝送が導入され、デジタルネッ
トワークが構築されつつあり、各種信号処理の中で、回
４５１ｍ集・交換等の機能は必須のものである。フレー
ムアライナ回路は、デジタル交換機・回線集線装置等に
おいて、スイッチング機能の前処理として、デジタル伝
送路を経由して送られて来た信号のフレーム位相を局舎
内あるいは装置内の基準フレーム位相に揃えるものであ
る。
トワークが構築されつつあり、各種信号処理の中で、回
４５１ｍ集・交換等の機能は必須のものである。フレー
ムアライナ回路は、デジタル交換機・回線集線装置等に
おいて、スイッチング機能の前処理として、デジタル伝
送路を経由して送られて来た信号のフレーム位相を局舎
内あるいは装置内の基準フレーム位相に揃えるものであ
る。
上記デジタル伝送路を経由して送られて来た信号のフレ
ーム位相は独立しており、受信側に各方路から送られて
来るデジタル信号のフレーム位相は無相関である。また
、伝送路上の温度・湿度等の環境と装置内の電源変動・
素子の経年変動等による動作変動とにより、デジタル伝
送路を経由して来た信号のフレーム位相は時間経過と共
に変動する。以上述べたような各方路から送られて来る
信号の固定位相差と時間変動を吸収し、フレーム位相を
揃えてスイッチング回路へインタフェースするのがフレ
ームアライナ回路の重要な役割である。
ーム位相は独立しており、受信側に各方路から送られて
来るデジタル信号のフレーム位相は無相関である。また
、伝送路上の温度・湿度等の環境と装置内の電源変動・
素子の経年変動等による動作変動とにより、デジタル伝
送路を経由して来た信号のフレーム位相は時間経過と共
に変動する。以上述べたような各方路から送られて来る
信号の固定位相差と時間変動を吸収し、フレーム位相を
揃えてスイッチング回路へインタフェースするのがフレ
ームアライナ回路の重要な役割である。
第３図および第４図に従来用いられたフレームアライナ
回路およびその回路の動作を説明するためのタイムチャ
ートを示す。第３図において、１はメモリへの書き込み
を制御する書き込みカウンタ、２はメモリからの読み出
しを制御する読み出しカウンタ、３は書き込みカウンタ
１と読み出しカウンタ２の位相情報ｃ、Ｈの示す位相を
比較してメモリのスリップ制御を行う位相比較回路、４
は書き込みカウンタ１の出力信号すと読み出しカウンタ
２の出力信号ｆを選択してメモリにアドレスを供給する
アドレス選択回路、５．６はスリップ発生時にお◆する
データの遅延挿脱ビット数ｎの容量を有するメモリ、７
はメモリ５，６の出力データを交互に選択する出力選択
回路、８はデータの入力端子、９はデータの出力端子で
ある。
回路およびその回路の動作を説明するためのタイムチャ
ートを示す。第３図において、１はメモリへの書き込み
を制御する書き込みカウンタ、２はメモリからの読み出
しを制御する読み出しカウンタ、３は書き込みカウンタ
１と読み出しカウンタ２の位相情報ｃ、Ｈの示す位相を
比較してメモリのスリップ制御を行う位相比較回路、４
は書き込みカウンタ１の出力信号すと読み出しカウンタ
２の出力信号ｆを選択してメモリにアドレスを供給する
アドレス選択回路、５．６はスリップ発生時にお◆する
データの遅延挿脱ビット数ｎの容量を有するメモリ、７
はメモリ５，６の出力データを交互に選択する出力選択
回路、８はデータの入力端子、９はデータの出力端子で
ある。
次に第３図、第４図を用いて従来回路の動作を説明する
。第４図は読み出し速度が書き込み速度より速くてスリ
ップが発生した場合を示す。第４図（ａ）〜（ｅ）に示
す信号ａ −ｅは書き込み側の信号を示し、第４図（ｆ
）〜（１）に示す信号ｆ ％ ｉは読み出し側の信号を
示す。
。第４図は読み出し速度が書き込み速度より速くてスリ
ップが発生した場合を示す。第４図（ａ）〜（ｅ）に示
す信号ａ −ｅは書き込み側の信号を示し、第４図（ｆ
）〜（１）に示す信号ｆ ％ ｉは読み出し側の信号を
示す。
まず書き込み側について説明する。入力端子８に供給さ
れる第４図（ａｌの入力データａの１フレームはｎビッ
トで構成されており、先頭フレームより第１フレーム、
第２フレーム、・・・・と番号付けしである。第４図（
ｂ）に示す書き込みカウンタ１の出力信号すは入力デー
タａと同期して動作し、ｎビットで１周期となる。書き
込みカウンタ１の位相情報を示す第４図（Ｃ）のウィン
ドウ信号Ｃは位相比較回路３に供給される。第４図（ｄ
Ｌ （ｅｌに示すアドレス選択回路４の出力データｄ、
ｅはメモリ５．６に書き込まれるデータであり、第４図
（ｅ）に示すように、第１フレームのデータはメモリ６
に書き込まれ、第４図（ｄ）に示すように、第２フレー
ムのデータはメモリ５に書き込まれる。このように、交
互にメモリ５と６に書き込まれる。
れる第４図（ａｌの入力データａの１フレームはｎビッ
トで構成されており、先頭フレームより第１フレーム、
第２フレーム、・・・・と番号付けしである。第４図（
ｂ）に示す書き込みカウンタ１の出力信号すは入力デー
タａと同期して動作し、ｎビットで１周期となる。書き
込みカウンタ１の位相情報を示す第４図（Ｃ）のウィン
ドウ信号Ｃは位相比較回路３に供給される。第４図（ｄ
Ｌ （ｅｌに示すアドレス選択回路４の出力データｄ、
ｅはメモリ５．６に書き込まれるデータであり、第４図
（ｅ）に示すように、第１フレームのデータはメモリ６
に書き込まれ、第４図（ｄ）に示すように、第２フレー
ムのデータはメモリ５に書き込まれる。このように、交
互にメモリ５と６に書き込まれる。
次に読み出し側について説明する。第４図（ｆ）に示す
読み出しカウンタ２の出力信号ｆの周期は書き込みカウ
ンタ１と同様にｎビットであるが、位相は書き込みカウ
ンタ１と全く独立している。第４図（ｇ）に示す読み出
しカウンタ２の位相情報ｇは位相比較回路３に供給され
る。出力選択回路７の選択モードを示す第４図（ｈ）の
信号りは、メモリ５と６の出力データを交互に選択する
ための信号であり、第４図（ｇ）、 （ｈ）に示すよう
に、位相情報ｇのマーカの直後からメモリ５の出力デー
タが選択される。出力端子９に現れる出力データｉは、
第１フレーム、第２フレーム、・・・・と順番に出力さ
れる。
読み出しカウンタ２の出力信号ｆの周期は書き込みカウ
ンタ１と同様にｎビットであるが、位相は書き込みカウ
ンタ１と全く独立している。第４図（ｇ）に示す読み出
しカウンタ２の位相情報ｇは位相比較回路３に供給され
る。出力選択回路７の選択モードを示す第４図（ｈ）の
信号りは、メモリ５と６の出力データを交互に選択する
ための信号であり、第４図（ｇ）、 （ｈ）に示すよう
に、位相情報ｇのマーカの直後からメモリ５の出力デー
タが選択される。出力端子９に現れる出力データｉは、
第１フレーム、第２フレーム、・・・・と順番に出力さ
れる。
次にスリップ時の動作について説明する。第４図は読み
出し速度が書き込み速度より速い場合を示しており、時
刻ｔ１において位相情報ｇのマーカｇ１が位相情報Ｃの
マーカＣ１に非常に接近しており、位相接近すなわち重
複する直前である。
出し速度が書き込み速度より速い場合を示しており、時
刻ｔ１において位相情報ｇのマーカｇ１が位相情報Ｃの
マーカＣ１に非常に接近しており、位相接近すなわち重
複する直前である。
時刻ｔ２において位相情報Ｃｏｇの２つのマーカｃ２．
ｇ２の重複を検出した位相比較回路３は、信号りにより
、時刻ｔ３以降の出力選択回路７の選択モードを反転す
るよう制御するので、メモリ５の出力データは２度連続
して選択される。その結果、第４フレーム情報が２回連
続して読み出されることによ′ってスリップ制御が行わ
れ、出力データｉは平常状態に戻る。位相情報ｇのマー
カｇ３の位置もスリップ発生時に制御されるので、時刻
ｔ３以降の位相情報ｇのマーカはｎビットずれる。
ｇ２の重複を検出した位相比較回路３は、信号りにより
、時刻ｔ３以降の出力選択回路７の選択モードを反転す
るよう制御するので、メモリ５の出力データは２度連続
して選択される。その結果、第４フレーム情報が２回連
続して読み出されることによ′ってスリップ制御が行わ
れ、出力データｉは平常状態に戻る。位相情報ｇのマー
カｇ３の位置もスリップ発生時に制御されるので、時刻
ｔ３以降の位相情報ｇのマーカはｎビットずれる。
上述した従来のフレームアライナ回路では、人力データ
ａを２つのメモリ５．６に交互に書き込む方式を採用し
ており、２つのメモリ５，６を必要とするので、フレー
ム構成上１フレームのビット数が多くなってスリップ発
生時の遅延挿脱量を大きくせざるを得ない場合、メモリ
容量が大きくなってハードウェア規模が大きくなるとい
う欠点がある。
ａを２つのメモリ５．６に交互に書き込む方式を採用し
ており、２つのメモリ５，６を必要とするので、フレー
ム構成上１フレームのビット数が多くなってスリップ発
生時の遅延挿脱量を大きくせざるを得ない場合、メモリ
容量が大きくなってハードウェア規模が大きくなるとい
う欠点がある。
ｃ問題点を解決するための手段〕
このような欠点を除去するために本発明は、２ｎビット
の容量を有するメモリと、メモリへの書き込みを制御す
る書き込みカウンタと、メモリからの読み出しを制御す
る読み出しカウンタと、書き込みカウンタと読み出しカ
ウンタの出力信号の位相を比較して位相接近を検出した
時に読み出しカウンタの位相がｎビット変動するように
制御する位相比較回路と、書き込みカウンタと読み出し
カウンタの出力信号を選択してメモリにアドレスを供給
するアドレス選択回路とを設けるようにしたものである
。
の容量を有するメモリと、メモリへの書き込みを制御す
る書き込みカウンタと、メモリからの読み出しを制御す
る読み出しカウンタと、書き込みカウンタと読み出しカ
ウンタの出力信号の位相を比較して位相接近を検出した
時に読み出しカウンタの位相がｎビット変動するように
制御する位相比較回路と、書き込みカウンタと読み出し
カウンタの出力信号を選択してメモリにアドレスを供給
するアドレス選択回路とを設けるようにしたものである
。
本発明においては、書き込みカウンタと読み出しカウン
タとは２ｎビットで１周期となるように動作し、書き込
みカウンタと読み出しカウンタの出力信号の位相が接近
した時に読み出しカウンタの出力信号の位相がｎビット
変動する。
タとは２ｎビットで１周期となるように動作し、書き込
みカウンタと読み出しカウンタの出力信号の位相が接近
した時に読み出しカウンタの出力信号の位相がｎビット
変動する。
本発明に係わるフレームアライナ回路の一実施例を第１
図に示す。第１図において、１０は２ｎピントの容量を
有するメモリである。第１図において第３図と同一部分
又は相当部分には同一符号が付しである。本回路におい
ては、書き込みカウンタ１と読み出しカウンタ２は共に
２ｎビットを１周期として動作し、位相比較回路３の制
御信号ｊは、読み出しカウンタ２を制御するため、同カ
ウンタ２に入力される。これらの点が従来の回路と異な
るところである。
図に示す。第１図において、１０は２ｎピントの容量を
有するメモリである。第１図において第３図と同一部分
又は相当部分には同一符号が付しである。本回路におい
ては、書き込みカウンタ１と読み出しカウンタ２は共に
２ｎビットを１周期として動作し、位相比較回路３の制
御信号ｊは、読み出しカウンタ２を制御するため、同カ
ウンタ２に入力される。これらの点が従来の回路と異な
るところである。
次に第１図、第２図を用いて本回路の動作を説明する。
第２図は、従来の回路の動作を示す第４図と同様に、読
み出し速度が書き込み速度より速い場合を示す、第２図
（ａ）〜（Ｃ１に示す信号３−（は書き込み側の信号を
示し、第２図（ｄ）〜（ｆ）に示す信号ｄ−ｆは読み出
し側の信号を示す。
み出し速度が書き込み速度より速い場合を示す、第２図
（ａ）〜（Ｃ１に示す信号３−（は書き込み側の信号を
示し、第２図（ｄ）〜（ｆ）に示す信号ｄ−ｆは読み出
し側の信号を示す。
まず書き込み側について説明する。第２図（ａ）に示す
入力データａは、第４図の場合と同様に、先頭フレーム
より第１フレーム、第２フレーム、・・・・と番号付け
しである。第２図（ｂｌに示す書き込みカウンタ１の出
力信号すは２ｎビットで１周期となる。第２図（Ｃ）に
示すウィンドウ信号Ｃは、第４図の場合と同様に、位相
比較回路３に入力される。
入力データａは、第４図の場合と同様に、先頭フレーム
より第１フレーム、第２フレーム、・・・・と番号付け
しである。第２図（ｂｌに示す書き込みカウンタ１の出
力信号すは２ｎビットで１周期となる。第２図（Ｃ）に
示すウィンドウ信号Ｃは、第４図の場合と同様に、位相
比較回路３に入力される。
次に読み出し側について説明する。第２図（ｄｌに示す
読み出しカウンタ２の出力信号ｆは、書き込みカウンタ
１と同様の２ｎビットの周期であるが、書き込みカウン
タ１から全く独立している。第２図（１１１１に示す位
相情報ｇは、第４図の位相情報ｇと同じで、位相比較回
路３に入力される。第２図（ｆ）に示すデータｉは出力
端子９に現れる出力データであり、第１フレーム、第２
フレーム、・・・・と順番に出力される。
読み出しカウンタ２の出力信号ｆは、書き込みカウンタ
１と同様の２ｎビットの周期であるが、書き込みカウン
タ１から全く独立している。第２図（１１１１に示す位
相情報ｇは、第４図の位相情報ｇと同じで、位相比較回
路３に入力される。第２図（ｆ）に示すデータｉは出力
端子９に現れる出力データであり、第１フレーム、第２
フレーム、・・・・と順番に出力される。
次にスリップの動作について第１図、第２図をもちいて
説明する。時刻ｔ１は第４図と同様にスリップ発生直前
の状態であり、位相情報ｇのマーカｇ１が位相情報Ｃの
マーカＣ１に非常に接近している状態である。時刻ｔ２
において位相比較回路３が位相情報ＣのマーカＣ２と位
相情報ｇのマーカｇ２との重複すなわち位相接近を検出
すると、時刻ｔ３において読み出しカウンタ２は強制的
に「１」にセットされるので、読み出しカウンタ２の出
力信号ｆは、時刻ｔ３以前に比べて、ｎビットずれた位
相となる。その結果、第４フレームが２度連続して出力
されることにより、スリップ制御が実行されて出力デー
タｉは平常状態に戻る。
説明する。時刻ｔ１は第４図と同様にスリップ発生直前
の状態であり、位相情報ｇのマーカｇ１が位相情報Ｃの
マーカＣ１に非常に接近している状態である。時刻ｔ２
において位相比較回路３が位相情報ＣのマーカＣ２と位
相情報ｇのマーカｇ２との重複すなわち位相接近を検出
すると、時刻ｔ３において読み出しカウンタ２は強制的
に「１」にセットされるので、読み出しカウンタ２の出
力信号ｆは、時刻ｔ３以前に比べて、ｎビットずれた位
相となる。その結果、第４フレームが２度連続して出力
されることにより、スリップ制御が実行されて出力デー
タｉは平常状態に戻る。
この時、位相情報ｇのマーカｇ３の位置もスリップ制御
されて時刻ｔ３以降の位相情報ｇのマーカは１フレーム
ずれる。
されて時刻ｔ３以降の位相情報ｇのマーカは１フレーム
ずれる。
フレームアライナ回路においては、将来高次群に同期多
重が適用され、１フレーム中のビット数が多いフレーム
構成が採用された場合、スリップ制御時の遅延挿脱量は
必然的に多くする必要があるが、本回路は、このような
場合でも、メモリを並列に２面使用する必要がないので
、ハードウェアの規模の増大を防止できる。
重が適用され、１フレーム中のビット数が多いフレーム
構成が採用された場合、スリップ制御時の遅延挿脱量は
必然的に多くする必要があるが、本回路は、このような
場合でも、メモリを並列に２面使用する必要がないので
、ハードウェアの規模の増大を防止できる。
以上説明したように本発明は、メモリの容量を２ｎビッ
トとし、書き込みカウンタと読み出しカウンタの動作周
期を２ｎビットとし、位相の接近を検出するために書き
込みカウンタと読み出しカウンタの出力信号の位相を比
較し、位相が接近した時に読み出しカウンタの出力信号
の位相をｎビット変動することとしたので、１フレーム
中のビット数が多いフレーム構成が採用されても、メモ
リ１面のみによりスリップ制御時の遅延挿脱量を多くす
ることができるので、従来の回路と比較してハードウェ
アが小規模となる効果がある。
トとし、書き込みカウンタと読み出しカウンタの動作周
期を２ｎビットとし、位相の接近を検出するために書き
込みカウンタと読み出しカウンタの出力信号の位相を比
較し、位相が接近した時に読み出しカウンタの出力信号
の位相をｎビット変動することとしたので、１フレーム
中のビット数が多いフレーム構成が採用されても、メモ
リ１面のみによりスリップ制御時の遅延挿脱量を多くす
ることができるので、従来の回路と比較してハードウェ
アが小規模となる効果がある。
第１図は本発明に係わるフレームアライナ回路の一実施
例を示す系統図、第２図はその動作を説明するためのタ
イムチャート、第３図は従来のフレームアライナ回路を
示す系統図、第４図はその動作を説明するためのタイム
チャートである。 １・・・・書き込みカウンタ、２・・・・読み出しカウ
ンタ、３・・・・位相比較回路、４・・・・アドレス選
択回路、８・・・・入力端子、９・・・・出力端子、１
０・・・・メモリ。
例を示す系統図、第２図はその動作を説明するためのタ
イムチャート、第３図は従来のフレームアライナ回路を
示す系統図、第４図はその動作を説明するためのタイム
チャートである。 １・・・・書き込みカウンタ、２・・・・読み出しカウ
ンタ、３・・・・位相比較回路、４・・・・アドレス選
択回路、８・・・・入力端子、９・・・・出力端子、１
０・・・・メモリ。
Claims (1)
- スリップ発生時におけるデータの遅延挿脱ビット数ｎの
２倍の容量を有するメモリと、２ｎビットで１周期とな
るように動作して前記メモリへの書き込みを制御する書
き込みカウンタと、２ｎビットで１周期となるように動
作して前記メモリからの読み出しを制御する読み出しカ
ウンタと、前記書き込みカウンタと読み出しカウンタの
出力信号の位相を比較して位相接近を検出した時に読み
出しカウンタの位相がｎビット変動するように制御する
位相比較回路と、前記書き込みカウンタと読み出しカウ
ンタの出力信号を選択して前記メモリにアドレスを供給
するアドレス選択回路とを備えたことを特徴とするフレ
ームアライナ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226424A JPH0666766B2 (ja) | 1985-10-11 | 1985-10-11 | フレ−ムアライナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226424A JPH0666766B2 (ja) | 1985-10-11 | 1985-10-11 | フレ−ムアライナ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286935A true JPS6286935A (ja) | 1987-04-21 |
| JPH0666766B2 JPH0666766B2 (ja) | 1994-08-24 |
Family
ID=16844905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226424A Expired - Lifetime JPH0666766B2 (ja) | 1985-10-11 | 1985-10-11 | フレ−ムアライナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666766B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119061U (ja) * | 1991-04-05 | 1992-10-23 | 株式会社サタケ | 可搬形シヤワールーム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989099A (ja) * | 1982-08-26 | 1984-05-23 | ブリテイツシユ・テレコミユニケ−シヨンズ | 同期装置 |
| JPS6196846A (ja) * | 1984-10-17 | 1986-05-15 | Mitsubishi Electric Corp | プレジオクロナススリツプ制御回路 |
| JPS61256842A (ja) * | 1985-05-09 | 1986-11-14 | Mitsubishi Electric Corp | ２フレ−ムメモリ回路 |
-
1985
- 1985-10-11 JP JP60226424A patent/JPH0666766B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989099A (ja) * | 1982-08-26 | 1984-05-23 | ブリテイツシユ・テレコミユニケ−シヨンズ | 同期装置 |
| JPS6196846A (ja) * | 1984-10-17 | 1986-05-15 | Mitsubishi Electric Corp | プレジオクロナススリツプ制御回路 |
| JPS61256842A (ja) * | 1985-05-09 | 1986-11-14 | Mitsubishi Electric Corp | ２フレ−ムメモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119061U (ja) * | 1991-04-05 | 1992-10-23 | 株式会社サタケ | 可搬形シヤワールーム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666766B2 (ja) | 1994-08-24 |
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