JP2604965B2 - パス監視ビット抽出装置 - Google Patents
パス監視ビット抽出装置Info
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Description
【０００１】
【産業上の利用分野】本発明はパス監視ビット抽出装置
に関し、特に情報伝送フレームを複数ブロックに分割
し、このブロック内のタイムスロットを、夫々がパス監
視ビットを含む複数パスのデータに夫々割当てて時分割
多重化して伝送する伝送通信システムにおけるパス監視
ビット抽出装置に関する。
に関し、特に情報伝送フレームを複数ブロックに分割
し、このブロック内のタイムスロットを、夫々がパス監
視ビットを含む複数パスのデータに夫々割当てて時分割
多重化して伝送する伝送通信システムにおけるパス監視
ビット抽出装置に関する。
【０００２】
【従来の技術】この種のパス監視ビットの抽出装置は、
パス警報終端装置として知られている。このパス警報終
端について、図１１（Ａ），（Ｂ）を参照して説明す
る。ＣＣＩＴＴ勧告によるＮＮＩ（ＮＥＴＷＯＲＫ Ｎ
ＯＤＥ ＩＮＴＥＲＦＡＣＥ）ハイアラーキによれば、
図１１（Ａ）に示す如く、多重化信号ＳＴＭ１のフレー
ム中には多重化単位ＶＣ３パス（ＶＩＲＴＵＡＬ ＣＯ
ＮＴＡＩＮＥＲ ３ ＰＡＴＨ）の各情報が３個多重化
されており、ＶＣ３×３として示されている。
パス警報終端装置として知られている。このパス警報終
端について、図１１（Ａ），（Ｂ）を参照して説明す
る。ＣＣＩＴＴ勧告によるＮＮＩ（ＮＥＴＷＯＲＫ Ｎ
ＯＤＥ ＩＮＴＥＲＦＡＣＥ）ハイアラーキによれば、
図１１（Ａ）に示す如く、多重化信号ＳＴＭ１のフレー
ム中には多重化単位ＶＣ３パス（ＶＩＲＴＵＡＬ ＣＯ
ＮＴＡＩＮＥＲ ３ ＰＡＴＨ）の各情報が３個多重化
されており、ＶＣ３×３として示されている。
【０００３】多重化単位ＶＣ３パスの各々には、伝送す
べきデータの他に、当該パスを監視するパス監視ビット
が含まれており、当該パスの区間で検出される各種警報
情報である。
べきデータの他に、当該パスを監視するパス監視ビット
が含まれており、当該パスの区間で検出される各種警報
情報である。
【０００４】図１１（Ａ）のフレームフォーマットをタ
イムチャートで示すと、図１１（Ｂ）の様になる。情報
伝送フレームは複数のブロックに分割されており、ブロ
ック１〜３の各々は更に複数のタイムスロットに分割さ
れている。第１のパスのデータは、１−Ｃ，１−Ａ，１
−Ｂに分割され、データ１−Ｃはブロック１の第１のタ
イムスロットに、データ１−Ａはブロック２の第１のタ
イムスロットに、データ１−Ｂはブロック３の第１のタ
イムスロットに、夫々重畳される。第２及び第３のパス
の各データについても、同様に分割重畳され、３つのパ
スのデータが時分割多重化されている。
イムチャートで示すと、図１１（Ｂ）の様になる。情報
伝送フレームは複数のブロックに分割されており、ブロ
ック１〜３の各々は更に複数のタイムスロットに分割さ
れている。第１のパスのデータは、１−Ｃ，１−Ａ，１
−Ｂに分割され、データ１−Ｃはブロック１の第１のタ
イムスロットに、データ１−Ａはブロック２の第１のタ
イムスロットに、データ１−Ｂはブロック３の第１のタ
イムスロットに、夫々重畳される。第２及び第３のパス
の各データについても、同様に分割重畳され、３つのパ
スのデータが時分割多重化されている。
【０００５】尚、ＳＯＨはセクションオーバヘッドであ
り、ポインタは各パスのパス監視ビットの位置を示す。
り、ポインタは各パスのパス監視ビットの位置を示す。
【０００６】パス警報終端装置は、これ等各パスのパス
監視ビットをフレーム中から検出して抽出するための装
置である。図１２はこのパス警報終端装置の概略ブロッ
ク図である。情報伝送フレーム２０１のデータ全てをフ
レームアライナ２１を通すことにより、各パスのフレー
ム位相を揃えた後、各パスのパス監視ビットを抽出する
構成となっている。
監視ビットをフレーム中から検出して抽出するための装
置である。図１２はこのパス警報終端装置の概略ブロッ
ク図である。情報伝送フレーム２０１のデータ全てをフ
レームアライナ２１を通すことにより、各パスのフレー
ム位相を揃えた後、各パスのパス監視ビットを抽出する
構成となっている。
【０００７】図１３はこのパス警報終端装置の動作タイ
ムチャートである。入力データ２０１はフレームアライ
ナ２１へ入力され、書込みフレームパルス２０２に同期
してフレームアライナ２１内のメモリへシーケンシャル
に書込まれる。読出しフレームパルス２０４によってフ
レーム位相に対して各パスが揃えられた状態で出力デー
タ２０３が、フレームアライナ２１から読出される。こ
の出力データ２０３はパス警報終端回路２２へ入力さ
れ、ここで、パス監視ビットのみが抽出されてパス警報
出力信号２０５として出力される。尚、図１３では、第
１パスのデータ１−Ａ，第２パスのデータ２−Ａ，第３
パスのデータ３−Ａが各パスのパス監視ビットであると
して示している。
ムチャートである。入力データ２０１はフレームアライ
ナ２１へ入力され、書込みフレームパルス２０２に同期
してフレームアライナ２１内のメモリへシーケンシャル
に書込まれる。読出しフレームパルス２０４によってフ
レーム位相に対して各パスが揃えられた状態で出力デー
タ２０３が、フレームアライナ２１から読出される。こ
の出力データ２０３はパス警報終端回路２２へ入力さ
れ、ここで、パス監視ビットのみが抽出されてパス警報
出力信号２０５として出力される。尚、図１３では、第
１パスのデータ１−Ａ，第２パスのデータ２−Ａ，第３
パスのデータ３−Ａが各パスのパス監視ビットであると
して示している。
【０００８】
【発明が解決しようとする課題】この様な従来例では、
パス監視ビットが全データに占める割合いは極めて小で
あるにもかかわらず、各パスの位相を揃えるために、全
データを保持するだけの容量を有するメモリが、フレー
ムアライナに必要となるという欠点がある。
パス監視ビットが全データに占める割合いは極めて小で
あるにもかかわらず、各パスの位相を揃えるために、全
データを保持するだけの容量を有するメモリが、フレー
ムアライナに必要となるという欠点がある。
【０００９】本発明の目的は、少ない容量のメモリを用
いてパス監視ビットの抽出を行うことができるパス監視
ビット抽出装置を提供することである。
いてパス監視ビットの抽出を行うことができるパス監視
ビット抽出装置を提供することである。
【００１０】
【課題を解決するための手段】本発明によるパス監視ビ
ット抽出装置は、情報伝送フレームを複数ブロックに分
割し、このブロック内のタイムスロットを、夫々がパス
監視ビットを含む複数パスのデータに夫々割当てて時分
割多重化して伝送する伝送通信システムにおける前記パ
ス監視ビットの抽出装置であって、書込みアドレス及び
読出しアドレスに夫々応じて書込み読出し動作が同時に
並行して可能な読出し書込み自在なメモリと、前記情報
伝送フレーム中の各ブロックの開始位置を、前記情報伝
送フレームのフレームパルスに応答して前記フレームの
データの基本クロックを計数することにより検出するブ
ロック開始位置検出手段と、前記情報伝送フレーム中の
前記パス監視ビットの多重化位置を、前記情報伝送フレ
ーム中に含まれる前記パス監視ビットの多重化位置情報
により前記ブロック対応に検出するパス監視ビット位置
検出手段と、前記検出手段による前記パス監視用ビット
の多重化位置の検出タイミングに応答して前記メモリの
書込みイネーブルをなす手段と、前記検出手段による前
記ブロックの開始位置の検出に応答して前記メモリの書
込みアドレスを、初期値から順次変化せしめつつ発生す
る書込みアドレス生成手段と、読出し用のフレームパル
スに応答して前記メモリの読出しアドレスを初期値から
順次変化せしめつつ発生する読出しアドレス生成手段
と、前記読出しアドレスと前記書込みアドレスとの相対
位置差を検出してこの相対位置差が所定値になるよう制
御する位相制御手段とを含み、前記読出しアドレスと前
記書込みイネーブルのタイミングでの前記書込みアドレ
スとを並行に前記メモリへ供給しつつ前記パス監視ビッ
トの選択的書込み及び読出しをなすようにしたことを特
徴とする。
ット抽出装置は、情報伝送フレームを複数ブロックに分
割し、このブロック内のタイムスロットを、夫々がパス
監視ビットを含む複数パスのデータに夫々割当てて時分
割多重化して伝送する伝送通信システムにおける前記パ
ス監視ビットの抽出装置であって、書込みアドレス及び
読出しアドレスに夫々応じて書込み読出し動作が同時に
並行して可能な読出し書込み自在なメモリと、前記情報
伝送フレーム中の各ブロックの開始位置を、前記情報伝
送フレームのフレームパルスに応答して前記フレームの
データの基本クロックを計数することにより検出するブ
ロック開始位置検出手段と、前記情報伝送フレーム中の
前記パス監視ビットの多重化位置を、前記情報伝送フレ
ーム中に含まれる前記パス監視ビットの多重化位置情報
により前記ブロック対応に検出するパス監視ビット位置
検出手段と、前記検出手段による前記パス監視用ビット
の多重化位置の検出タイミングに応答して前記メモリの
書込みイネーブルをなす手段と、前記検出手段による前
記ブロックの開始位置の検出に応答して前記メモリの書
込みアドレスを、初期値から順次変化せしめつつ発生す
る書込みアドレス生成手段と、読出し用のフレームパル
スに応答して前記メモリの読出しアドレスを初期値から
順次変化せしめつつ発生する読出しアドレス生成手段
と、前記読出しアドレスと前記書込みアドレスとの相対
位置差を検出してこの相対位置差が所定値になるよう制
御する位相制御手段とを含み、前記読出しアドレスと前
記書込みイネーブルのタイミングでの前記書込みアドレ
スとを並行に前記メモリへ供給しつつ前記パス監視ビッ
トの選択的書込み及び読出しをなすようにしたことを特
徴とする。
【００１１】
【実施例】以下に図面を参照して本発明の実施例につき
説明する。
説明する。
【００１２】図１は本発明の実施例のブロック図であ
る。メモリ１は書込み読出し自在なＲＡＭであり、入力
データ１０１をライトイネーブル信号ＷＥ（１０２）に
応答して書込みアドレスＷＡ（上位アドレス１１１，下
位アドレス１０６）に書込む。
る。メモリ１は書込み読出し自在なＲＡＭであり、入力
データ１０１をライトイネーブル信号ＷＥ（１０２）に
応答して書込みアドレスＷＡ（上位アドレス１１１，下
位アドレス１０６）に書込む。
【００１３】ポインタ解釈部８入力データ１０１とフレ
ームパルス１１３とを入力とし、パス監視ビットの多重
化位置を示すパス監視ビット指示信号１０２と、ブロッ
クの開始位置を示すブロック指示信号１０３とを生成す
る。パス監視ビット指示信号１０２はメモリ１のライト
イネーブル信号ＷＥとなっている。
ームパルス１１３とを入力とし、パス監視ビットの多重
化位置を示すパス監視ビット指示信号１０２と、ブロッ
クの開始位置を示すブロック指示信号１０３とを生成す
る。パス監視ビット指示信号１０２はメモリ１のライト
イネーブル信号ＷＥとなっている。
【００１４】下位アドレス生成部２はブロック指示信号
１０３に応答してメモリ１の書込みアドレスのうち下位
アドレス１０６を生成する。パス監視ビット指示信号分
離部３は下位アドレス１０６と監視ビット指示信号１０
２とを入力として、パス毎のパス監視ビット指示信号１
０７−１〜１０７−３（パス１〜３の各パス監視ビット
の多重化位置を示す信号）分離して出力する。
１０３に応答してメモリ１の書込みアドレスのうち下位
アドレス１０６を生成する。パス監視ビット指示信号分
離部３は下位アドレス１０６と監視ビット指示信号１０
２とを入力として、パス毎のパス監視ビット指示信号１
０７−１〜１０７−３（パス１〜３の各パス監視ビット
の多重化位置を示す信号）分離して出力する。
【００１５】上位アドレス生成部４−１〜４−３はパス
対応に設けられており、対応するパス監視ビット指示信
号１０７−１〜１０７−３の入力毎に状態値が反転（０
or１）し、この状態値（１／０）を書込み上位アドレス
１０８−１〜１０８−３として導出する。この状態値は
後述する位相比較部５−１〜５−３の各スリップ制御信
号１１０−１〜１１０−３によっても反転制御される。
これ等各上位アドレス１０８−１〜１０８−３は上位ア
ドレス多重部６にて多重化されてメモリ１の書込み上位
アドレス１１１として用いられる。
対応に設けられており、対応するパス監視ビット指示信
号１０７−１〜１０７−３の入力毎に状態値が反転（０
or１）し、この状態値（１／０）を書込み上位アドレス
１０８−１〜１０８−３として導出する。この状態値は
後述する位相比較部５−１〜５−３の各スリップ制御信
号１１０−１〜１１０−３によっても反転制御される。
これ等各上位アドレス１０８−１〜１０８−３は上位ア
ドレス多重部６にて多重化されてメモリ１の書込み上位
アドレス１１１として用いられる。
【００１６】読出しアドレス生成部７は、読出し用フレ
ームパルス１０４に応答してメモリ１の読出しアドレス
ＲＡ（上位アドレス１１４，下位アドレス１１２）を生
成すると共に、位相比較部５−１〜５−３のアドレス位
相比較用のウィンドウ信号１０９をも生成する。
ームパルス１０４に応答してメモリ１の読出しアドレス
ＲＡ（上位アドレス１１４，下位アドレス１１２）を生
成すると共に、位相比較部５−１〜５−３のアドレス位
相比較用のウィンドウ信号１０９をも生成する。
【００１７】位相比較部５−１〜５−３はパス対応に設
けられており、読出し上位アドレス１１４とパス対応の
書込み上位アドレス１０８−１〜１０８−３との位相差
を検出するものであり、ウィンドウ信号１０９がアクテ
ィブの期間のみ、書込み及び読出しの上位アドレス相対
位相差を検出する。この相対位相差が略零になって書込
みと読出しとの上位アドレス同士が重なると、正しいパ
ス監視ビットの読出しができなくなるので、書込み上位
アドレスをスリップ制御して、一定の相対位相差になる
様にする。そのために、スリップ制御信号１１０−１〜
１１０−３が生成され、各上位アドレス生成部４−１〜
４−３へ入力されている。
けられており、読出し上位アドレス１１４とパス対応の
書込み上位アドレス１０８−１〜１０８−３との位相差
を検出するものであり、ウィンドウ信号１０９がアクテ
ィブの期間のみ、書込み及び読出しの上位アドレス相対
位相差を検出する。この相対位相差が略零になって書込
みと読出しとの上位アドレス同士が重なると、正しいパ
ス監視ビットの読出しができなくなるので、書込み上位
アドレスをスリップ制御して、一定の相対位相差になる
様にする。そのために、スリップ制御信号１１０−１〜
１１０−３が生成され、各上位アドレス生成部４−１〜
４−３へ入力されている。
【００１８】図２は図１のブロックの動作を示すタイム
チャートであり、図１１（Ａ），（Ｂ）及び図１３で説
明した例と同様に多重化単位ＶＣ３パスの各情報が３個
多重化されている場合を示しており、各パス１〜３のパ
ス監視ビットは１−Ａ，２−Ａ，３−Ａで示されている
ものとする。
チャートであり、図１１（Ａ），（Ｂ）及び図１３で説
明した例と同様に多重化単位ＶＣ３パスの各情報が３個
多重化されている場合を示しており、各パス１〜３のパ
ス監視ビットは１−Ａ，２−Ａ，３−Ａで示されている
ものとする。
【００１９】入力データ１０１とフレームパルス１１３
とはポインタ解釈部８に入力されて、パス監視ビット指
示信号１０２とブロック指示信号１０３とが生成され
る。図３はこのポインタ解釈部８のブロック図である。
フレームカウンタ８１はフレームパルス１１３に応答し
て初期値からデータ１０１の基本クロック（図示せず）
をカウントするカウンタであり、このカウント値をデコ
ーダ８２によりデコードすることにより、ポインタ位置
（図１１（Ａ）参照）及びブロック開始位置が判る。
とはポインタ解釈部８に入力されて、パス監視ビット指
示信号１０２とブロック指示信号１０３とが生成され
る。図３はこのポインタ解釈部８のブロック図である。
フレームカウンタ８１はフレームパルス１１３に応答し
て初期値からデータ１０１の基本クロック（図示せず）
をカウントするカウンタであり、このカウント値をデコ
ーダ８２によりデコードすることにより、ポインタ位置
（図１１（Ａ）参照）及びブロック開始位置が判る。
【００２０】ブロック開始位置はブロック指示信号１０
３として出力され、ポインタ位置はポインタラッチ８３
のラッチ指示信号として用いられる。ポインタラッチ８
３によりラッチされた入力データ１０１中のポインタは
デコーダ８４にてデコードされることにより、各パスの
パス監視ビット位置が判定可能である。このデコーダ８
４の出力がパス監視ビット指示信号１０２となり、メモ
リ１のライトイネーブル信号ＷＥとなる。
３として出力され、ポインタ位置はポインタラッチ８３
のラッチ指示信号として用いられる。ポインタラッチ８
３によりラッチされた入力データ１０１中のポインタは
デコーダ８４にてデコードされることにより、各パスの
パス監視ビット位置が判定可能である。このデコーダ８
４の出力がパス監視ビット指示信号１０２となり、メモ
リ１のライトイネーブル信号ＷＥとなる。
【００２１】ブロック指示信号１０３は下位アドレス生
成部２へ入力され、メモリ１の書込み下位アドレス１０
６が生成される。図４は下位アドレス生成部２の構成を
示し、ブロック指示信号１０３に応答して“１”，
“２”，“３”のカウントをこの順に行う３進カウンタ
であり、入力データの基本クロック（図示せず）に同期
してカウントアップ動作をなす。この下位アドレス
“１”，“２”，“３”はパス１，２，３に夫々対応し
たものである。
成部２へ入力され、メモリ１の書込み下位アドレス１０
６が生成される。図４は下位アドレス生成部２の構成を
示し、ブロック指示信号１０３に応答して“１”，
“２”，“３”のカウントをこの順に行う３進カウンタ
であり、入力データの基本クロック（図示せず）に同期
してカウントアップ動作をなす。この下位アドレス
“１”，“２”，“３”はパス１，２，３に夫々対応し
たものである。
【００２２】パス監視ビット指示信号１０２と下位アド
レス１０６とはパス監視ビット指示信号分離部３へ入力
されて、上位ビット０７−１〜１０７−３が生成され
る。このパス監視ビット指示信号分離部３は、図５にそ
の構成を示す様に、下位アドレス１０６の“１”，
“２”，“３”を夫々検出する“１”デコーダ３１，
“２”デコーダ３２，“３”デコーダ３３を有してい
る。これ等デコーダ３１〜３３の出力（ローアクティ
ブ）は、オアゲート３４〜３６の各一入力となり、各他
入力にはパス監視ビット指示信号１０２（ローアクティ
ブ）が印加されている。従って、オアゲート３４〜３６
の出力には各パスに対応してパス監視ビット指示信号１
０７−１〜１０７−３が分離して得られることになる。
レス１０６とはパス監視ビット指示信号分離部３へ入力
されて、上位ビット０７−１〜１０７−３が生成され
る。このパス監視ビット指示信号分離部３は、図５にそ
の構成を示す様に、下位アドレス１０６の“１”，
“２”，“３”を夫々検出する“１”デコーダ３１，
“２”デコーダ３２，“３”デコーダ３３を有してい
る。これ等デコーダ３１〜３３の出力（ローアクティ
ブ）は、オアゲート３４〜３６の各一入力となり、各他
入力にはパス監視ビット指示信号１０２（ローアクティ
ブ）が印加されている。従って、オアゲート３４〜３６
の出力には各パスに対応してパス監視ビット指示信号１
０７−１〜１０７−３が分離して得られることになる。
【００２３】各パス毎に分離されたパス監視ビット指示
信号１０７−１〜１０７−３は、対応する上位アドレス
生成部４−１〜４−３へ入力されて各パス毎に上位アド
レス１０８−１〜１０８−３が生成される。図６はこの
上位アドレス生成部４−１の具体例を示す図であり、他
の上位アドレス生成部４−２，４−３についても同じで
ある。基本的にはＤタイプフリップフロップ４１からな
り、パス監視ビット指示信号１０７−１の入力毎にその
状態値（１または０）が反転するトグルタイプフリップ
フロップ構成であり、そのＱ出力が上位アドレス１０８
−１となる。スリップ制御信号１１０−１によるスリッ
プ制御を行うために、スイッチ４２が設けられている。
このスイッチ４２をスリップ制御信号１１０−１により
切替え制御することにより、フリップフロップ４１の状
態値を反転させることができるようになっている。
信号１０７−１〜１０７−３は、対応する上位アドレス
生成部４−１〜４−３へ入力されて各パス毎に上位アド
レス１０８−１〜１０８−３が生成される。図６はこの
上位アドレス生成部４−１の具体例を示す図であり、他
の上位アドレス生成部４−２，４−３についても同じで
ある。基本的にはＤタイプフリップフロップ４１からな
り、パス監視ビット指示信号１０７−１の入力毎にその
状態値（１または０）が反転するトグルタイプフリップ
フロップ構成であり、そのＱ出力が上位アドレス１０８
−１となる。スリップ制御信号１１０−１によるスリッ
プ制御を行うために、スイッチ４２が設けられている。
このスイッチ４２をスリップ制御信号１１０−１により
切替え制御することにより、フリップフロップ４１の状
態値を反転させることができるようになっている。
【００２４】これ等各パス毎の上位アドレス１０８−１
〜１０８−３は上位アドレス多重部６により多重化され
る。この多重部６は図７に示す如く３：１セレクタ６１
からなっており、下位アドレス１０６の“１”，
“２”，“３”の各内容に対応して、パス１の上位アド
レス１０８−１，パス２の上位アドレス１０８−２，パ
ス３の上位アドレス１０８−３を夫々選択してメモリ１
の書込み上位アドレス１１１として導出する。
〜１０８−３は上位アドレス多重部６により多重化され
る。この多重部６は図７に示す如く３：１セレクタ６１
からなっており、下位アドレス１０６の“１”，
“２”，“３”の各内容に対応して、パス１の上位アド
レス１０８−１，パス２の上位アドレス１０８−２，パ
ス３の上位アドレス１０８−３を夫々選択してメモリ１
の書込み上位アドレス１１１として導出する。
【００２５】図８は読出しアドレス生成部７のブロック
図であり、図９にその動作タイムチャートを示す。読出
し用フレームパルス１０４はフレームカウンタ７１へ入
力される。このフレームカウンタ７１はこのフレームパ
ルス１０４に応答して初期値０からｎまでカウントする
ものであり、読出し側の基本クロック（図示せず）をカ
ウントする。このカウント出力１１５のうち“１”〜
“３”のみがゲート７３を介して出力され読出し下位ア
ドレス１１２となる。
図であり、図９にその動作タイムチャートを示す。読出
し用フレームパルス１０４はフレームカウンタ７１へ入
力される。このフレームカウンタ７１はこのフレームパ
ルス１０４に応答して初期値０からｎまでカウントする
ものであり、読出し側の基本クロック（図示せず）をカ
ウントする。このカウント出力１１５のうち“１”〜
“３”のみがゲート７３を介して出力され読出し下位ア
ドレス１１２となる。
【００２６】読出し用フレームパルス１０４はＤタイプ
フリップフロップ７２へ入力され、フレームパルス１０
４の入力毎にその状態値（０or１）が反転するトグルタ
イプのフリップフロップである。そのＱ出力が読出し上
位アドレス１１４となり、またデコーダ７４へ入力され
る。このデコーダ７４は下位アドレスが“１”，
“２”，“３”でかつ上位アドレスが“０”の場合にデ
コード出力（ローアクティブ）１０９を出力するもので
あり、このデコード出力が位相比較用のウィンドウ信号
１０９となる。
フリップフロップ７２へ入力され、フレームパルス１０
４の入力毎にその状態値（０or１）が反転するトグルタ
イプのフリップフロップである。そのＱ出力が読出し上
位アドレス１１４となり、またデコーダ７４へ入力され
る。このデコーダ７４は下位アドレスが“１”，
“２”，“３”でかつ上位アドレスが“０”の場合にデ
コード出力（ローアクティブ）１０９を出力するもので
あり、このデコード出力が位相比較用のウィンドウ信号
１０９となる。
【００２７】このウィンドウ信号１０９は位相比較部５
−１〜５−３へ入力されてこのウィンドウ信号１０９の
アクティブの期間，書込み上位アドレス１０８−１〜１
０８−３と読出し上位アドレス１１４との相対位相差が
検出される。この相対位相差が略零となって一致すれ
ば、メモリ１内の同一アドレスエリアに書込みと読出し
とが同時に行われることになり、エラー発生の原因とな
ることから、上位アドレスのスリップ制御が行われる。
−１〜５−３へ入力されてこのウィンドウ信号１０９の
アクティブの期間，書込み上位アドレス１０８−１〜１
０８−３と読出し上位アドレス１１４との相対位相差が
検出される。この相対位相差が略零となって一致すれ
ば、メモリ１内の同一アドレスエリアに書込みと読出し
とが同時に行われることになり、エラー発生の原因とな
ることから、上位アドレスのスリップ制御が行われる。
【００２８】図１０（Ａ），（Ｂ）はこのスリップ制御
を説明するタイムチャートである。先ず、図１０（Ａ）
は書込みと読出しとか同一アドレスエリアで同時に行わ
れていないときのアドレスの関係を示すタイムチャート
である。この場合には、書込みと読出しとの両上位アド
レスは一定の位相差を有しているので、メモリ１内のア
ドレスエリアは書込みと読出しとが異なっており、問題
はない。
を説明するタイムチャートである。先ず、図１０（Ａ）
は書込みと読出しとか同一アドレスエリアで同時に行わ
れていないときのアドレスの関係を示すタイムチャート
である。この場合には、書込みと読出しとの両上位アド
レスは一定の位相差を有しているので、メモリ１内のア
ドレスエリアは書込みと読出しとが異なっており、問題
はない。
【００２９】一方、図１０（Ｂ）に示す如く、書込みと
読出しとの上位アドレスとが一致していれば、エラー発
生の原因となることから、位相比較部５−１〜５−３は
これを検出してスリップ制御信号１１０−１〜１１０−
３を発生する。このスリップ制御信号に応答して、上位
アドレス生成部４−１〜４−３では、図６に示したスイ
ッチ４２が切替わり、フリップフロップ４１の状態値が
反転して、スリップ制御が可能となるのである。
読出しとの上位アドレスとが一致していれば、エラー発
生の原因となることから、位相比較部５−１〜５−３は
これを検出してスリップ制御信号１１０−１〜１１０−
３を発生する。このスリップ制御信号に応答して、上位
アドレス生成部４−１〜４−３では、図６に示したスイ
ッチ４２が切替わり、フリップフロップ４１の状態値が
反転して、スリップ制御が可能となるのである。
【００３０】尚、位相比較部５−１〜５−３において
は、ウィンドウ信号１０９がアクティブの期間に、書込
みと読出しとの上位アドレスを比較しているが、ウィン
ドウ信号１０９のアクティブの期間は読出し上位アドレ
ス１１４は“０”となっているので（図９参照）、書込
み上位アドレス１０８−１〜１０８−３がウィンドウ信
号１０９のアクティブ期間に“０”であるか、“１”で
あるかを検出する回路構成としても良いものである。
は、ウィンドウ信号１０９がアクティブの期間に、書込
みと読出しとの上位アドレスを比較しているが、ウィン
ドウ信号１０９のアクティブの期間は読出し上位アドレ
ス１１４は“０”となっているので（図９参照）、書込
み上位アドレス１０８−１〜１０８−３がウィンドウ信
号１０９のアクティブ期間に“０”であるか、“１”で
あるかを検出する回路構成としても良いものである。
【００３１】尚、上記実施例では、多重化単位ＶＣ３パ
スの数を３個としているが、ｍ個（ｍ≧４）でも良いこ
とは明らかであり、この場合の書込み読出しの各下位ア
ドレスは１〜ｍとなる。
スの数を３個としているが、ｍ個（ｍ≧４）でも良いこ
とは明らかであり、この場合の書込み読出しの各下位ア
ドレスは１〜ｍとなる。
【００３２】
【発明の効果】以上述べた如く、本発明によれば、フレ
ームアライナを通すことなく、直接にパス監視ビットの
みをメモリへ選択的に書込んで、読出すようにしたの
で、極めて小容量のメモリを用いてパス監視ビットの抽
出が可能になるという効果がある。
ームアライナを通すことなく、直接にパス監視ビットの
みをメモリへ選択的に書込んで、読出すようにしたの
で、極めて小容量のメモリを用いてパス監視ビットの抽
出が可能になるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの動作を示すタイムチャートで
ある。
ある。
【図３】図１のポインタ解釈部８の構成を示す図であ
る。
る。
【図４】図１の下位アドレス生成部２の構成を示す図で
ある。
ある。
【図５】図１のパス監視ビット指示信号分離部３の構成
を示す図である。
を示す図である。
【図６】図１の上位アドレス生成部４−１の構成を示す
図である。
図である。
【図７】図１の上位アドレス多重部６の構成を示す図で
ある。
ある。
【図８】図１の読出しアドレス生成部７の構成を示す図
である。
である。
【図９】読出しアドレス生成部７の動作を示すタイムチ
ャートである。
ャートである。
【図１０】上位アドレス生成部４−１〜４−３のスリッ
プ制御を説明するタイムチャートである。
プ制御を説明するタイムチャートである。
【図１１】ＣＣＩＴＴ勧告によるＮＮＩハイアラーキに
従った情報伝送フレームフォーマットを示す図である。
従った情報伝送フレームフォーマットを示す図である。
【図１２】従来のパス警報終端装置のブロック図であ
る。
る。
【図１３】図１２のブロックの動作を示すタイムチャー
トである。
トである。
１ メモリ ２ 下位アドレス生成部 ３ パス監視ビット指示信号分離部 ４−１〜４−３ 上位アドレス生成部 ５−１〜５−３ 位相比較部 ６ 上位アドレス多重部 ７ 読出しアドレス生成部 ８ ポインタ解釈部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−80142（ＪＰ，Ａ) 特開 昭63−146530（ＪＰ，Ａ) 特開 平２−32644（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 情報伝送フレームを複数ブロックに分割
し、このブロック内のタイムスロットを、夫々がパス監
視ビットを含む複数パスのデータに夫々割当てて時分割
多重化して伝送する伝送通信システムにおける前記パス
監視ビットの抽出装置であって、 書込みアドレス及び読出しアドレスに夫々応じて書込み
読出し動作が同時に並行して可能な読出し書込み自在な
メモリと、 前記情報伝送フレーム中の各ブロックの開始位置を、前
記情報伝送フレームのフレームパルスに応答して前記フ
レームのデータの基本クロックを計数することにより検
出するブロック開始位置検出手段と、 前記情報伝送フレーム中の前記パス監視ビットの多重化
位置を、前記情報伝送フレーム中に含まれる前記パス監
視ビットの多重化位置情報により前記ブロック対応に検
出するパス監視ビット位置検出手段と、 前記検出手段による前記パス監視用ビットの多重化位置
の検出タイミングに応答して前記メモリの書込みイネー
ブルをなす手段と、 前記検出手段による前記ブロックの開始位置の検出に応
答して前記メモリの書込みアドレスを、初期値から順次
変化せしめつつ発生する書込みアドレス生成手段と、 読出し用のフレームパルスに応答して前記メモリの読出
しアドレスを初期値から順次変化せしめつつ発生する読
出しアドレス生成手段と、 前記読出しアドレスと前記書込みアドレスとの相対位置
差を検出してこの相対位置差が所定値になるよう制御す
る位相制御手段と、 を含み、前記読出しアドレスと前記書込みイネーブルの
タイミングでの前記書込みアドレスとを並行に前記メモ
リへ供給しつつ前記パス監視ビットの選択的書込み及び
読出しをなすようにしたことを特徴とするパス監視ビッ
ト抽出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171180A JP2604965B2 (ja) | 1992-06-17 | 1993-06-16 | パス監視ビット抽出装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15719092 | 1992-06-17 | ||
| JP4-157190 | 1992-06-17 | ||
| JP5171180A JP2604965B2 (ja) | 1992-06-17 | 1993-06-16 | パス監視ビット抽出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326680A JPH06326680A (ja) | 1994-11-25 |
| JP2604965B2 true JP2604965B2 (ja) | 1997-04-30 |
Family
ID=26484738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171180A Expired - Fee Related JP2604965B2 (ja) | 1992-06-17 | 1993-06-16 | パス監視ビット抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604965B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146530A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 時分割多重化装置 |
| JPS63299421A (ja) * | 1987-05-29 | 1988-12-06 | Hitachi Ltd | Ｐｌｏ異常検出回路 |
| JP2613399B2 (ja) * | 1987-09-22 | 1997-05-28 | 富士通株式会社 | 警報情報監視方式 |
| JP2834145B2 (ja) * | 1988-07-22 | 1998-12-09 | 株式会社日立製作所 | パケット位相同期回路およびパケット位相同期方法 |
| JP2875287B2 (ja) * | 1989-07-19 | 1999-03-31 | 株式会社日立製作所 | フレームアライナおよびその制御方法 |
-
1993
- 1993-06-16 JP JP5171180A patent/JP2604965B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326680A (ja) | 1994-11-25 |
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