JP2875287B2 - フレームアライナおよびその制御方法 - Google Patents
フレームアライナおよびその制御方法Info
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- JP2875287B2 JP2875287B2 JP1184683A JP18468389A JP2875287B2 JP 2875287 B2 JP2875287 B2 JP 2875287B2 JP 1184683 A JP1184683 A JP 1184683A JP 18468389 A JP18468389 A JP 18468389A JP 2875287 B2 JP2875287 B2 JP 2875287B2
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- low
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速のフレーム内にフレーム構造を有する複
数の低速度信号を多重して伝送する装置において、上記
複数の低速度信号間のフレーム位相を整合させるのに好
適なフレームアラインメント方法に関する。
数の低速度信号を多重して伝送する装置において、上記
複数の低速度信号間のフレーム位相を整合させるのに好
適なフレームアラインメント方法に関する。
従来の装置は、研究実用化報告第28巻第７号のp210の
第３章3.1.1項に記載のように（１）固定遅延そう脱＋
フレームメモリ形式、（２）２フレームメモリ形式、
（３）エラスティックストア＋フレームメモリ形式の３
種類があることが知られている。
第３章3.1.1項に記載のように（１）固定遅延そう脱＋
フレームメモリ形式、（２）２フレームメモリ形式、
（３）エラスティックストア＋フレームメモリ形式の３
種類があることが知られている。
これら３種類の方式は、いずれもフレームアライナ用
メモリ（以下、フレームメモリと称する）へのデータの
書き込み位相と読み出し位相を比較し、両者の接近を検
出することによりフレームメモリへの書き込みを制御す
る方式である。
メモリ（以下、フレームメモリと称する）へのデータの
書き込み位相と読み出し位相を比較し、両者の接近を検
出することによりフレームメモリへの書き込みを制御す
る方式である。
高速のフレーム内に、フレーム構造を有する低速度信
号を多重して伝送する方式では、上記高速フレームを終
端する際、同一回線より到来した低速度信号間の位相を
整合し、時間順序（以下、TSSIと称する。TSSIとはＴim
e Ｓlot Ｓequence Ｉntegrityの略である。）を保証す
る必要がある。第４図にTSSIが保証される場合を、第５
図には保証されない場合を記す。第４図、第５図では、
ＡおよびＢの２種類の低速フレームが有る。各フレーム
内の数値は、各フレームの発生順序を示す。受信側では
所定の基準位相に従って受信フレームのアラインメント
を行う。今受信側でA,Bの時間順序を一致させる必要が
ある場合、すなわちA,BのTSSIを保証する必要がある場
合を想定する。このとき基準位相は第４図に示すよう
に、Ａの発生順序とＢの発生順序が一致する場所に存在
しなければならない。
号を多重して伝送する方式では、上記高速フレームを終
端する際、同一回線より到来した低速度信号間の位相を
整合し、時間順序（以下、TSSIと称する。TSSIとはＴim
e Ｓlot Ｓequence Ｉntegrityの略である。）を保証す
る必要がある。第４図にTSSIが保証される場合を、第５
図には保証されない場合を記す。第４図、第５図では、
ＡおよびＢの２種類の低速フレームが有る。各フレーム
内の数値は、各フレームの発生順序を示す。受信側では
所定の基準位相に従って受信フレームのアラインメント
を行う。今受信側でA,Bの時間順序を一致させる必要が
ある場合、すなわちA,BのTSSIを保証する必要がある場
合を想定する。このとき基準位相は第４図に示すよう
に、Ａの発生順序とＢの発生順序が一致する場所に存在
しなければならない。
上記従来技術はいずれも単一フレームのみを扱う方式
であり、前記高速フレームを終端する場合、一旦低速度
信号ごとに分離した上で、それぞれ単独にフレームアラ
インメントしなればならない。このため第８図に示すよ
うに、終端する複数の低速度信号が複数の発信局より到
来したものである場合で、かつ各低速度信号の位相が１
フレームに渡って分布した場合に、全ての発信局に対し
て発信局別にTSSIを保証しようとしても、全ての発信局
に対してTSSIを保証しうる基準位相を設定できず、TSSI
を保証することは困難である。
であり、前記高速フレームを終端する場合、一旦低速度
信号ごとに分離した上で、それぞれ単独にフレームアラ
インメントしなればならない。このため第８図に示すよ
うに、終端する複数の低速度信号が複数の発信局より到
来したものである場合で、かつ各低速度信号の位相が１
フレームに渡って分布した場合に、全ての発信局に対し
て発信局別にTSSIを保証しようとしても、全ての発信局
に対してTSSIを保証しうる基準位相を設定できず、TSSI
を保証することは困難である。
本発明の目的はTSSIを保証しつつフレームアラインメ
ントを実行することにある。
ントを実行することにある。
上記目的はフレームメモリへの書き込み開始位置候補
を複数設定し、高速フレーム内に格納される低速度信号
ごとに選択した書き込み開始位相を記憶するメモリ（以
下、個別フェーズメモリと称す。）と、TSSIを保証する
複数低速度信号間に共通する書き込み開始位相を記憶す
るメモリ（以下、共通フェーズメモリと称する。）と、
どの前記共通フェーズメモリを参照すべきかを示すメモ
リ（以下、所属メモリと称する。）を設けることにより
達成される。
を複数設定し、高速フレーム内に格納される低速度信号
ごとに選択した書き込み開始位相を記憶するメモリ（以
下、個別フェーズメモリと称す。）と、TSSIを保証する
複数低速度信号間に共通する書き込み開始位相を記憶す
るメモリ（以下、共通フェーズメモリと称する。）と、
どの前記共通フェーズメモリを参照すべきかを示すメモ
リ（以下、所属メモリと称する。）を設けることにより
達成される。
また、上記目的はフレームメモリへの書き込み開始位
相候補を複数設定し、高速フレーム内に格納される低速
度信号ごとに選択した書き込み開始位相を記憶するメモ
リ（以下、個別フェーズメモリと称す。）と、前記個別
フェーズメモリのうちどれを参照すべきかを示すメモリ
（以下、参照メモリと称する。）を各低速度信号ごとに
設け、位相整合を必要とする低速度信号間で各々異なる
相手方低速度信号の個別フェーズメモリを参照するよう
に参照メモリを設定する手段と、参照した相手方低速度
信号の個別フェーズメモリの値を自己の個別フェーズメ
モリに転送する手段を有することによっても達成され
る。
相候補を複数設定し、高速フレーム内に格納される低速
度信号ごとに選択した書き込み開始位相を記憶するメモ
リ（以下、個別フェーズメモリと称す。）と、前記個別
フェーズメモリのうちどれを参照すべきかを示すメモリ
（以下、参照メモリと称する。）を各低速度信号ごとに
設け、位相整合を必要とする低速度信号間で各々異なる
相手方低速度信号の個別フェーズメモリを参照するよう
に参照メモリを設定する手段と、参照した相手方低速度
信号の個別フェーズメモリの値を自己の個別フェーズメ
モリに転送する手段を有することによっても達成され
る。
本発明では、第６図に示すようにフレームメモリに予
め複数の書き込み開始位相候補を設定しておく。そして
前記高速フレーム内に格納される低速度信号ごとに選択
した書き込み開始位相を記憶する個別フェーズメモリ
と、TSSIを保証する複数低速度信号間に共通する書き込
み開始位相を記憶する共通フェーズメモリと、どの前記
共通フェーズメモリを参照すべきかを示す所属メモリを
設ける。一例として、A,B,C,Dの４種類の低速度信号が
存在し、そのうちＡとＢの低速度信号間のTSSIを保証す
る場合の前記各メモリの設定方法を第７図を用いて説明
する。まずA,B,C,D各々の所属メモリの内容をそれぞれ
1,1,2,3のように設定する。Ａの個別フェーズメモリを
設定する場合は、まず自己の所属メモリの値を見て、共
通フェーズメモリ１の値を参照し、この値（ａ）を自己
の個別フェーズメモリに書き込む。Ｂの個別フェーズメ
モリを設定する場合は、同様に自己の所属メモリの値を
見て、共通フェーズメモリ１の値を参照し、この値
（ａ）を自己の個別フェーズメモリに書き込む。Ｃの個
別フェーズメモリを設定する場合は、Ｃの所属メモリの
値を見て、共通フェーズメモリ２の値を参照し、この値
（ｂ）を自己の個別フェーズメモリに書き込む。Ｄの個
別フェーズメモリを設定する場合は、Ｄの所属メモリの
値を見て、共通フェーズメモリ３の値を参照し、この値
（ｃ）を自己の個別フェーズメモリに書き込む。これに
より、ＡとＢの個別フェーズメモリの内容は一致するこ
とになり、ＡとＢのTSSIを保証する基準位相をＣおよび
Ｄに影響されることなく設定できる。
め複数の書き込み開始位相候補を設定しておく。そして
前記高速フレーム内に格納される低速度信号ごとに選択
した書き込み開始位相を記憶する個別フェーズメモリ
と、TSSIを保証する複数低速度信号間に共通する書き込
み開始位相を記憶する共通フェーズメモリと、どの前記
共通フェーズメモリを参照すべきかを示す所属メモリを
設ける。一例として、A,B,C,Dの４種類の低速度信号が
存在し、そのうちＡとＢの低速度信号間のTSSIを保証す
る場合の前記各メモリの設定方法を第７図を用いて説明
する。まずA,B,C,D各々の所属メモリの内容をそれぞれ
1,1,2,3のように設定する。Ａの個別フェーズメモリを
設定する場合は、まず自己の所属メモリの値を見て、共
通フェーズメモリ１の値を参照し、この値（ａ）を自己
の個別フェーズメモリに書き込む。Ｂの個別フェーズメ
モリを設定する場合は、同様に自己の所属メモリの値を
見て、共通フェーズメモリ１の値を参照し、この値
（ａ）を自己の個別フェーズメモリに書き込む。Ｃの個
別フェーズメモリを設定する場合は、Ｃの所属メモリの
値を見て、共通フェーズメモリ２の値を参照し、この値
（ｂ）を自己の個別フェーズメモリに書き込む。Ｄの個
別フェーズメモリを設定する場合は、Ｄの所属メモリの
値を見て、共通フェーズメモリ３の値を参照し、この値
（ｃ）を自己の個別フェーズメモリに書き込む。これに
より、ＡとＢの個別フェーズメモリの内容は一致するこ
とになり、ＡとＢのTSSIを保証する基準位相をＣおよび
Ｄに影響されることなく設定できる。
個別フェーズメモリと共通フェーズメモリの内容を更
新するには次の２つの情報を用いる。１つはスリップ発
生情報であり、他の１つは個別フェーズメモリと共通フ
ェーズメモリの内容を比較した結果である。この２つの
情報をもとに次に示す更新動作を行う（第９図参照）。
基本的に個別フェーズメモリと共通フェーズメモリの内
容が異なる場合は、共通フェーズメモリの内容を個別フ
ェーズメモリに転送する。ただしスリップが発生した場
合で、かつ個別フェーズメモリと共通フェーズメモリの
内容が一致している場合においては、新しい書き込み開
始位相を選択し、それを共通フェーズメモリおよび個別
フェーズメモリに記憶させる。新しい書き込み開始位相
の選択方法としては次の方法が考えられる。まず発生し
たスリップが、書き込み位相が読み出し位相に接近した
ために発生したもの（以下、前方スリップと称する。）
か、あるいは読み出し位相が書き込み位相に接近したた
めに発生したもの（以下、後方スリップと称する。）か
を判断し、これにより新しい書き込み位相を選択する。
すなわち、第６図において現在の書き込み開始位相が１
の場合、発生したスリップが前記前方スリップであれば
新しい書き込み開始位相として書き込み開始位相０を選
択すればよい。また、発生したスリップが前記後方スリ
ップであれば新しい書き込み開始位相として書き込み開
始位相２を選択すればよい。この選択動作はメモリの内
容に１を加算あるいは減算することにより容易に実現可
能である。
新するには次の２つの情報を用いる。１つはスリップ発
生情報であり、他の１つは個別フェーズメモリと共通フ
ェーズメモリの内容を比較した結果である。この２つの
情報をもとに次に示す更新動作を行う（第９図参照）。
基本的に個別フェーズメモリと共通フェーズメモリの内
容が異なる場合は、共通フェーズメモリの内容を個別フ
ェーズメモリに転送する。ただしスリップが発生した場
合で、かつ個別フェーズメモリと共通フェーズメモリの
内容が一致している場合においては、新しい書き込み開
始位相を選択し、それを共通フェーズメモリおよび個別
フェーズメモリに記憶させる。新しい書き込み開始位相
の選択方法としては次の方法が考えられる。まず発生し
たスリップが、書き込み位相が読み出し位相に接近した
ために発生したもの（以下、前方スリップと称する。）
か、あるいは読み出し位相が書き込み位相に接近したた
めに発生したもの（以下、後方スリップと称する。）か
を判断し、これにより新しい書き込み位相を選択する。
すなわち、第６図において現在の書き込み開始位相が１
の場合、発生したスリップが前記前方スリップであれば
新しい書き込み開始位相として書き込み開始位相０を選
択すればよい。また、発生したスリップが前記後方スリ
ップであれば新しい書き込み開始位相として書き込み開
始位相２を選択すればよい。この選択動作はメモリの内
容に１を加算あるいは減算することにより容易に実現可
能である。
上記動作により、高速のフレーム内に格納されたフレ
ーム構造を有する低速度信号間のTSSIを保証しつつフレ
ームアラインメントを実行できる。
ーム構造を有する低速度信号間のTSSIを保証しつつフレ
ームアラインメントを実行できる。
また、次の動作によっても高速のフレーム内に格納さ
れたフレーム構造を有する低速度信号間のTSSIを保証し
つつフレームアラインメントを実行できる。
れたフレーム構造を有する低速度信号間のTSSIを保証し
つつフレームアラインメントを実行できる。
まず、第６図に示すようにフレームメモリに予め複数
の書き込み開始位相候補を設定しておく。そして前記高
速フレーム内に格納される低速度信号ごとに選択した書
き込み開始位相を記憶する個別フェーズメモリと、前記
個別フェーズメモリのうちどれを参照すべきかを示すメ
モリ（以下、参照メモリと称する。）を各低速度信号ご
とに設ける。一例として、A,B,C,Dの４種類の低速度信
号が存在し、そのうちＡとＢとＣの低速度信号間のTSSI
を保証する場合の前記各メモリの設定方法を第13図を用
いて説明する。まずA,B,C,D各々の参照メモリの内容を
それぞれ10,00,01のように設定する。Ａの個別フェーズ
メモリを設定する場合は、まず自己の参照メモリの値を
見て、Ｃの個別フェーズメモリの値を参照し、この値が
自己の個別フェーズメモリの値と異なっている場合はＣ
の個別フェーズメモリの値を自己の個別フェーズメモリ
に転送する。Ｂの個別フェーズメモリを設定する場合
は、まず自己の参照メモリの値を見て、Ａの個別フェー
ズメモリの値を参照し、この値が自己の個別フェーズメ
モリの値と異なっている場合はＡの個別フェーズメモリ
の値を自己の個別フェーズメモリに転送する。Ｃの個別
フェーズメモリを設定する場合は、まず自己の参照メモ
リの値を見て、Ｂの個別フェーズメモリの値を参照し、
この値が時この個別フェーズメモリの値と異なっている
場合はＢの個別フェーズメモリの値を自己の個別フェー
ズメモリに転送する。このようにTSSIの保証を必要とす
る低速度信号間（この場合は、ＡとＢとＣ）で、互いに
異なる相手を指定すれば、ＡとＢとＣの個別フェーズメ
モリの内容は一致することになり、ＡとＢとＣのTSSIを
保証する基準位相をＤに影響されることなく設定でき
る。
の書き込み開始位相候補を設定しておく。そして前記高
速フレーム内に格納される低速度信号ごとに選択した書
き込み開始位相を記憶する個別フェーズメモリと、前記
個別フェーズメモリのうちどれを参照すべきかを示すメ
モリ（以下、参照メモリと称する。）を各低速度信号ご
とに設ける。一例として、A,B,C,Dの４種類の低速度信
号が存在し、そのうちＡとＢとＣの低速度信号間のTSSI
を保証する場合の前記各メモリの設定方法を第13図を用
いて説明する。まずA,B,C,D各々の参照メモリの内容を
それぞれ10,00,01のように設定する。Ａの個別フェーズ
メモリを設定する場合は、まず自己の参照メモリの値を
見て、Ｃの個別フェーズメモリの値を参照し、この値が
自己の個別フェーズメモリの値と異なっている場合はＣ
の個別フェーズメモリの値を自己の個別フェーズメモリ
に転送する。Ｂの個別フェーズメモリを設定する場合
は、まず自己の参照メモリの値を見て、Ａの個別フェー
ズメモリの値を参照し、この値が自己の個別フェーズメ
モリの値と異なっている場合はＡの個別フェーズメモリ
の値を自己の個別フェーズメモリに転送する。Ｃの個別
フェーズメモリを設定する場合は、まず自己の参照メモ
リの値を見て、Ｂの個別フェーズメモリの値を参照し、
この値が時この個別フェーズメモリの値と異なっている
場合はＢの個別フェーズメモリの値を自己の個別フェー
ズメモリに転送する。このようにTSSIの保証を必要とす
る低速度信号間（この場合は、ＡとＢとＣ）で、互いに
異なる相手を指定すれば、ＡとＢとＣの個別フェーズメ
モリの内容は一致することになり、ＡとＢとＣのTSSIを
保証する基準位相をＤに影響されることなく設定でき
る。
個別フェーズメモリと共通フェーズメモリの内容を更
新するには次の２つの情報を用いる。１つはスリップ発
生情報であり、他の１つは自己の個別フェーズメモリと
参照メモリに指定した相手の個別フェーズメモリの内容
を比較した結果である。この２つの情報をもとに次に示
す更新動作を行う（第14図参照）。基本的に自己の個別
フェーズメモリと参照メモリに指定した相手の個別フェ
ーズメモリの内容が異なる場合は、参照メモリに指定し
た相手の個別フェーズメモリの内容を自己の個別フェー
ズメモリに転送する。ただしスリップが発生した場合
で、かつ自己の個別フェーズメモリと参照メモリに指定
した相手の個別フェーズメモリの内容が一致している場
合においては、新しい書き込み開始位相を選択し、それ
を自己の個別フェーズメモリに記憶させる。
新するには次の２つの情報を用いる。１つはスリップ発
生情報であり、他の１つは自己の個別フェーズメモリと
参照メモリに指定した相手の個別フェーズメモリの内容
を比較した結果である。この２つの情報をもとに次に示
す更新動作を行う（第14図参照）。基本的に自己の個別
フェーズメモリと参照メモリに指定した相手の個別フェ
ーズメモリの内容が異なる場合は、参照メモリに指定し
た相手の個別フェーズメモリの内容を自己の個別フェー
ズメモリに転送する。ただしスリップが発生した場合
で、かつ自己の個別フェーズメモリと参照メモリに指定
した相手の個別フェーズメモリの内容が一致している場
合においては、新しい書き込み開始位相を選択し、それ
を自己の個別フェーズメモリに記憶させる。
上記動作により、高速のフレーム内に格納されたフレ
ーム構造を有する低速度信号間のTSSIを保証しつつフレ
ームアラインメントを実行できる。
ーム構造を有する低速度信号間のTSSIを保証しつつフレ
ームアラインメントを実行できる。
本発明の第１の実施例を第１図を用いて説明する。本
実施例におけるフレームアライナ制御回路は入ハイウェ
イ11上のデータの同期パターンを検出する同期パターン
検出回路２と、入ハイウェイ11上のデータを記憶するフ
レームメモリ１と、各低速フレームのフレームメモリ１
への書き込みアドレスを記憶するRAMカウンタ３と、読
み出しアドレスを記憶するRAMカウンタ４と、読み出し
と書き込みの位相を比較しスリップを検出する位相比較
器５と、制御部６と、高速フレーム内に格納される低速
度信号ごとに選択した書き込み開始位相を記憶する個別
フェーズメモリ７と、TSSIを保証する複の低速度信号間
に共通する書き込み開始位相を記憶する共通フェーズメ
モリ８と、どの前記共通フェーズメモリを参照すべきか
を示す所属メモリ９と、フレームカウンタ10とからな
る。ただしRAMカウンタとは、低速度信号に個別に対応
したカウンタの状態遷移情報をRAMに記憶し、その更新
動作を多重処理で行うカウンタである。低速フレームは
第３図に示すようにA,B,C,Dの４種類が存在し、A,B,C,D
の順にバイト多重されて伝送される。フレーム長はいず
れも４バイトである。入ハイウェイ11上では信号は８並
列に展開されて伝送されているものとする。フレームＡ
の先頭には同期パターンF1（１バイト）が、フレームB,
C,Dの先頭には同期パターンF2（１バイト）が配置され
ており、F1を同期パターン検出回路が検出した場合は、
フレームカウンタをクリアする。フレームメモリは第２
図に示すようになっており、低速フレームの１フレーム
分の容量を持つ。書き込み開始位相は0,1,2,3の４種類
がある。各ブロックのアドレスは第２図のカッコ内に示
すようになっており、（0000〜1111）までである。アド
レスの下位２ビットは各低速フレームの種類に対応して
いる。すなわち、Ａは00,Bは01,Cは10,Dは11である。
実施例におけるフレームアライナ制御回路は入ハイウェ
イ11上のデータの同期パターンを検出する同期パターン
検出回路２と、入ハイウェイ11上のデータを記憶するフ
レームメモリ１と、各低速フレームのフレームメモリ１
への書き込みアドレスを記憶するRAMカウンタ３と、読
み出しアドレスを記憶するRAMカウンタ４と、読み出し
と書き込みの位相を比較しスリップを検出する位相比較
器５と、制御部６と、高速フレーム内に格納される低速
度信号ごとに選択した書き込み開始位相を記憶する個別
フェーズメモリ７と、TSSIを保証する複の低速度信号間
に共通する書き込み開始位相を記憶する共通フェーズメ
モリ８と、どの前記共通フェーズメモリを参照すべきか
を示す所属メモリ９と、フレームカウンタ10とからな
る。ただしRAMカウンタとは、低速度信号に個別に対応
したカウンタの状態遷移情報をRAMに記憶し、その更新
動作を多重処理で行うカウンタである。低速フレームは
第３図に示すようにA,B,C,Dの４種類が存在し、A,B,C,D
の順にバイト多重されて伝送される。フレーム長はいず
れも４バイトである。入ハイウェイ11上では信号は８並
列に展開されて伝送されているものとする。フレームＡ
の先頭には同期パターンF1（１バイト）が、フレームB,
C,Dの先頭には同期パターンF2（１バイト）が配置され
ており、F1を同期パターン検出回路が検出した場合は、
フレームカウンタをクリアする。フレームメモリは第２
図に示すようになっており、低速フレームの１フレーム
分の容量を持つ。書き込み開始位相は0,1,2,3の４種類
がある。各ブロックのアドレスは第２図のカッコ内に示
すようになっており、（0000〜1111）までである。アド
レスの下位２ビットは各低速フレームの種類に対応して
いる。すなわち、Ａは00,Bは01,Cは10,Dは11である。
フレームカウンタ10の値に従ってフレームA,B,C,Dに
対するアドレスを個別フェーズメモリ７と所属メモリ９
に与える（今A,B,C,Dに対応する個別フェーズメモリ７
と所属メモリ９のアドレスは、それぞれ00,01,10,11で
あるとする。）。所属メモリは各低速フレームの参照す
べき共通フェーズメモリ８のアドレスを有しており、所
属メモリ９内の指定されたアドレスの値を共通フェーズ
メモリ８のアドレスに与える。これで低速フレームごと
の個別フェーズメモリ７の値と共通フェーズメモリ８の
値を制御部６は知ることができ、さらに位相比較器５の
検出するスリップ発生情報をもとに図９の操作に従い、
個別フェーズメモリ７と共通フェーズメモリ８の内容を
更新する。すなわち、共通フェーズメモリ８の値と個別
フェーズメモリ７の値が異なっている場合は、共通フェ
ーズメモリ８の値を個別フェーズメモリに転送する。ま
た、共通フェーズメモリ８の値と個別フェーズメモリ７
の値が一致している場合でも、スリップが発生した場合
は新しい書き込み開始位相を選択し、共通フェーズメモ
リ８と個別フェーズメモリ７に記憶させる。スリップ発
生時、位相比較器５は発生したスリップが、書き込み位
相が読み出し位相に接近したために発生したもの（以
下、前方スリップと称する。）か、あるいは読み出し位
相が書き込み位相に接近したために発生したもの（以
下、後方スリップと称する。）かを判断し、これにより
新しい書き込み位相を選択する。すなわち、第２図にお
いて現在の書き込み開始位相が１の場合、発生したスリ
ップが前記前方スリップであれば新しい書き込み開始位
相として書き込み開始位相０を選択する。また、発生し
たスリップが前記後方スリップであれば新しい書き込み
開始位相として書き込み開始位相２を選択する。この選
択動作はメモリの内容に１を加算あるいは減算すること
に実行する。ただし、この場合の加減算は、書き込み開
始位相の総数（本実施例の場合は４）を法とする演算で
ある。
対するアドレスを個別フェーズメモリ７と所属メモリ９
に与える（今A,B,C,Dに対応する個別フェーズメモリ７
と所属メモリ９のアドレスは、それぞれ00,01,10,11で
あるとする。）。所属メモリは各低速フレームの参照す
べき共通フェーズメモリ８のアドレスを有しており、所
属メモリ９内の指定されたアドレスの値を共通フェーズ
メモリ８のアドレスに与える。これで低速フレームごと
の個別フェーズメモリ７の値と共通フェーズメモリ８の
値を制御部６は知ることができ、さらに位相比較器５の
検出するスリップ発生情報をもとに図９の操作に従い、
個別フェーズメモリ７と共通フェーズメモリ８の内容を
更新する。すなわち、共通フェーズメモリ８の値と個別
フェーズメモリ７の値が異なっている場合は、共通フェ
ーズメモリ８の値を個別フェーズメモリに転送する。ま
た、共通フェーズメモリ８の値と個別フェーズメモリ７
の値が一致している場合でも、スリップが発生した場合
は新しい書き込み開始位相を選択し、共通フェーズメモ
リ８と個別フェーズメモリ７に記憶させる。スリップ発
生時、位相比較器５は発生したスリップが、書き込み位
相が読み出し位相に接近したために発生したもの（以
下、前方スリップと称する。）か、あるいは読み出し位
相が書き込み位相に接近したために発生したもの（以
下、後方スリップと称する。）かを判断し、これにより
新しい書き込み位相を選択する。すなわち、第２図にお
いて現在の書き込み開始位相が１の場合、発生したスリ
ップが前記前方スリップであれば新しい書き込み開始位
相として書き込み開始位相０を選択する。また、発生し
たスリップが前記後方スリップであれば新しい書き込み
開始位相として書き込み開始位相２を選択する。この選
択動作はメモリの内容に１を加算あるいは減算すること
に実行する。ただし、この場合の加減算は、書き込み開
始位相の総数（本実施例の場合は４）を法とする演算で
ある。
また、位相比較器５は２つのスリップ発生判定条件を
持っている。これを第10図と第11図に示す。スリップ発
生認定範囲は、フレームメモリの読み出し用RAMカウン
タ４の値により設定される。RAMカウンタ４の値が０の
場合が読み出し開始時期であり、この値に近い時間（第
10図及び第11図の矢印部分）において書き込みが開始さ
れた場合は、スリップが発生したと判断する。第10図
は、スリップ発生時に新しい書き込み開始位相を設定す
る場合のスリップ発生認定範囲であり、これを第11図に
示す平常時のスリップ発生認定範囲よりも広くとること
により、より厳しい条件のもとで新しい書き込み開始位
相を選択し、より安定な状態を選択する。
持っている。これを第10図と第11図に示す。スリップ発
生認定範囲は、フレームメモリの読み出し用RAMカウン
タ４の値により設定される。RAMカウンタ４の値が０の
場合が読み出し開始時期であり、この値に近い時間（第
10図及び第11図の矢印部分）において書き込みが開始さ
れた場合は、スリップが発生したと判断する。第10図
は、スリップ発生時に新しい書き込み開始位相を設定す
る場合のスリップ発生認定範囲であり、これを第11図に
示す平常時のスリップ発生認定範囲よりも広くとること
により、より厳しい条件のもとで新しい書き込み開始位
相を選択し、より安定な状態を選択する。
RAMカウンタ３にはアドレスの上位２ビットのみが記
憶されており、アドレスの下位２ビットはフレームの種
類と一致するのでフレームカウンタ10の値の下位２ビッ
トを用いる。同期パターン検出回路２が同期パターンを
検出した場合は、制御部６は個別フェーズメモリ７と共
通フェーズメモリ８の値を参照してRAMカウンタに、個
別フェーズメモリの書込開始位置情報から生成したアド
レス初期値を設定する。この場合初期値は、00もしくは
10の２種類のみである。フレームメモリ１へのデータの
書き込みが終了するとRAMカウンタ３の値に１を加える
（モジュラス４）。
憶されており、アドレスの下位２ビットはフレームの種
類と一致するのでフレームカウンタ10の値の下位２ビッ
トを用いる。同期パターン検出回路２が同期パターンを
検出した場合は、制御部６は個別フェーズメモリ７と共
通フェーズメモリ８の値を参照してRAMカウンタに、個
別フェーズメモリの書込開始位置情報から生成したアド
レス初期値を設定する。この場合初期値は、00もしくは
10の２種類のみである。フレームメモリ１へのデータの
書き込みが終了するとRAMカウンタ３の値に１を加える
（モジュラス４）。
以上の動作により、TSSIを保証しつつ、多重処理によ
りフレームアラインメントを実行する。
りフレームアラインメントを実行する。
本発明の第２の実施例を第15図を用いて説明する。本
実施例におけるフレームアライナ制御回路は入ハイウェ
イ11上のデータの同期パターンを検出する同期パターン
検出回路２と、入ハイウェイ11上のデータを記憶するフ
レームメモリ１と、各低速フレームのフレームメモリ１
への書き込みアドレスを記憶するRAMカウンタ３と、読
み出しアドレスを記憶するRAMカウンタ４と、読み出し
と書き込みの位相を比較しスリップを検出する位相比較
器５と、制御部６と、高速フレーム内に格納される低速
度信号ごとに選択した書き込み開始位相を記憶する個別
フェーズメモリ30と、どの前記個別フェーズメモリ30を
参照すべきかを示す参照メモリ31と、フレームカウンタ
10とからなる。低速フレームは第３図に示すようにA,B,
C,Dの４種類が存在し、A,B,C,Dの順にバイト多重されて
伝送される。フレーム長はいずれも４バイトである。入
ハイウエイ11上では信号は８並列に展開されて伝送され
ているものとする。フレームＡの先頭には同期パターン
F1（１バイト）が、フレームB,C,Dの先頭には同期パタ
ーンF2（１バイト）が配置されており、F1を同期パター
ン検出回路が検出した場合は、フレームカウンタをクリ
アする。フレームメモリは第２図に示すようになってお
り、低速フレームの１フレーム分の容量を持つ。書き込
み開始位相は0,1,2,3の４種類がある。各ブロックのア
ドレスは第２図のカッコ内に示すようになっており、
（0000〜1111）までである。アドレスの下位２ビットは
各低速フレームの種類に対応している。すなわち、Ａは
00,Bは01,Cは10,Dは11である。
実施例におけるフレームアライナ制御回路は入ハイウェ
イ11上のデータの同期パターンを検出する同期パターン
検出回路２と、入ハイウェイ11上のデータを記憶するフ
レームメモリ１と、各低速フレームのフレームメモリ１
への書き込みアドレスを記憶するRAMカウンタ３と、読
み出しアドレスを記憶するRAMカウンタ４と、読み出し
と書き込みの位相を比較しスリップを検出する位相比較
器５と、制御部６と、高速フレーム内に格納される低速
度信号ごとに選択した書き込み開始位相を記憶する個別
フェーズメモリ30と、どの前記個別フェーズメモリ30を
参照すべきかを示す参照メモリ31と、フレームカウンタ
10とからなる。低速フレームは第３図に示すようにA,B,
C,Dの４種類が存在し、A,B,C,Dの順にバイト多重されて
伝送される。フレーム長はいずれも４バイトである。入
ハイウエイ11上では信号は８並列に展開されて伝送され
ているものとする。フレームＡの先頭には同期パターン
F1（１バイト）が、フレームB,C,Dの先頭には同期パタ
ーンF2（１バイト）が配置されており、F1を同期パター
ン検出回路が検出した場合は、フレームカウンタをクリ
アする。フレームメモリは第２図に示すようになってお
り、低速フレームの１フレーム分の容量を持つ。書き込
み開始位相は0,1,2,3の４種類がある。各ブロックのア
ドレスは第２図のカッコ内に示すようになっており、
（0000〜1111）までである。アドレスの下位２ビットは
各低速フレームの種類に対応している。すなわち、Ａは
00,Bは01,Cは10,Dは11である。
今、低速度フレームA,B,C,Dのうち、ＡとＢとＣとの
間でTSSIを保証する場合を想定する。このときA,B,Cの
参照メモリをそれぞれ異なる相手を指定するよう設定す
る。すなわち第13図に示すように、ＡはＣの個別フェー
ズメモリ30を、ＢはＡの個別フェーズメモリ30を、Ｃは
Ｂの個別フェーズメモリ30を参照するよう設定する。今
Ａのフレームを処理する場合を想定する。フレームカウ
ンタ10の値に従ってフレームＡに対するアドレスを個別
フェーズメモリ30と参照メモリ31に与える。そして参照
メモリの出力を個別フェーズメモリ30に与える。これに
より、制御部６はＡが現在持っている書き込み開始位相
と、Ａが参照する相手（この場合はＣ）の書き込み開始
位相を知ることができる。ただし、個別フェーズメモリ
はデュアルポートRAMである。さらに位相比較器５の検
出するスリップ発生情報をもとに図14の操作に従い、個
別フェーズメモリ30の内容を更新する。すなわち、自己
の個別フェーズメモリ30の値と相手方の個別フェーズメ
モリ30の値が異なっている場合は、相手方の個別フェー
ズメモリ30の値を自己の個別フェーズメモリ30に転送す
る。また、自己の個別フェーズメモリ30の値と相手方の
個別フェーズメモリ30の値が一致している場合でも、ス
リップが発生した場合は新しい書き込み開始位相を選択
し、自己の個別フェーズメモリ30の値だけに記憶させ
る。このように、TSSIを保証する低速度信号間において
連鎖的に相手を指定することにより、TSSIを保証する低
速度信号間における共通基準位相を設定できる。
間でTSSIを保証する場合を想定する。このときA,B,Cの
参照メモリをそれぞれ異なる相手を指定するよう設定す
る。すなわち第13図に示すように、ＡはＣの個別フェー
ズメモリ30を、ＢはＡの個別フェーズメモリ30を、Ｃは
Ｂの個別フェーズメモリ30を参照するよう設定する。今
Ａのフレームを処理する場合を想定する。フレームカウ
ンタ10の値に従ってフレームＡに対するアドレスを個別
フェーズメモリ30と参照メモリ31に与える。そして参照
メモリの出力を個別フェーズメモリ30に与える。これに
より、制御部６はＡが現在持っている書き込み開始位相
と、Ａが参照する相手（この場合はＣ）の書き込み開始
位相を知ることができる。ただし、個別フェーズメモリ
はデュアルポートRAMである。さらに位相比較器５の検
出するスリップ発生情報をもとに図14の操作に従い、個
別フェーズメモリ30の内容を更新する。すなわち、自己
の個別フェーズメモリ30の値と相手方の個別フェーズメ
モリ30の値が異なっている場合は、相手方の個別フェー
ズメモリ30の値を自己の個別フェーズメモリ30に転送す
る。また、自己の個別フェーズメモリ30の値と相手方の
個別フェーズメモリ30の値が一致している場合でも、ス
リップが発生した場合は新しい書き込み開始位相を選択
し、自己の個別フェーズメモリ30の値だけに記憶させ
る。このように、TSSIを保証する低速度信号間において
連鎖的に相手を指定することにより、TSSIを保証する低
速度信号間における共通基準位相を設定できる。
以上の動作により、TSSIを保証しつつ、多重処理によ
りフレームアラインメントを実行する。
りフレームアラインメントを実行する。
本発明の第３の実施例を第12図を用いて説明する。本
実施例においては１つの現用系55と１つの予備系56が存
在する。現用系55内にはフレームアライナ51とフレーム
アライナ制御部53が存在し、予備系56内にはフレームア
ライナ52とフレームアライナ制御部54が存在する。入力
は０系多重化信号71と１系多重化信号72のうちいずれか
一方がセレクタ60よび61により選択される。出力は現用
系55と予備系56のうちいずれか一方がセレクタ62により
選択される。制御部57は現用系55に障害が発生した場合
にセレクタ62を予備系側に切り替える。この時、制御部
57は現用系55内のフレームアライナ制御部53内の個別フ
ェーズメモリ、共通フェーズメモリ、所属メモリの内容
をそれぞれ予備系56内のフレームアライナ制御54内の個
別フェーズメモリ、共通フェーズメモリ、所属メモリに
転送する。
実施例においては１つの現用系55と１つの予備系56が存
在する。現用系55内にはフレームアライナ51とフレーム
アライナ制御部53が存在し、予備系56内にはフレームア
ライナ52とフレームアライナ制御部54が存在する。入力
は０系多重化信号71と１系多重化信号72のうちいずれか
一方がセレクタ60よび61により選択される。出力は現用
系55と予備系56のうちいずれか一方がセレクタ62により
選択される。制御部57は現用系55に障害が発生した場合
にセレクタ62を予備系側に切り替える。この時、制御部
57は現用系55内のフレームアライナ制御部53内の個別フ
ェーズメモリ、共通フェーズメモリ、所属メモリの内容
をそれぞれ予備系56内のフレームアライナ制御54内の個
別フェーズメモリ、共通フェーズメモリ、所属メモリに
転送する。
以上の動作により、無瞬断切り替えを実現する。
本発明の第４の実施例を第12図を用いて説明する。本
実施例においては１つの現用系55と１つの予備系56が存
在する。現用系55内にはフレームアライナ51とフレーム
アライナ制御部53が存在し、予備系56内にはフレームア
ライナ52とフレームアライナ制御部54が存在する。入力
は０系多重化信号71と１系多重化信号72のうちいずれか
一方がセレクタ60および61により選択される。出力は現
用系55と予備系56のうちいずれか一方がセレクタ62によ
り選択される。制御部57は現用系55内のフレームアライ
ナ制御部53内の個別フェーズメモリ、共通フェーズメモ
リ、所属メモリの内容が、それぞれ予備系56内のフレー
ムアライナ制御部54内の個別フェーズメモリ、共通フェ
ーズメモリ、所属メモリの内容と常に一致するように制
御する。
実施例においては１つの現用系55と１つの予備系56が存
在する。現用系55内にはフレームアライナ51とフレーム
アライナ制御部53が存在し、予備系56内にはフレームア
ライナ52とフレームアライナ制御部54が存在する。入力
は０系多重化信号71と１系多重化信号72のうちいずれか
一方がセレクタ60および61により選択される。出力は現
用系55と予備系56のうちいずれか一方がセレクタ62によ
り選択される。制御部57は現用系55内のフレームアライ
ナ制御部53内の個別フェーズメモリ、共通フェーズメモ
リ、所属メモリの内容が、それぞれ予備系56内のフレー
ムアライナ制御部54内の個別フェーズメモリ、共通フェ
ーズメモリ、所属メモリの内容と常に一致するように制
御する。
制御部57は現用系55に障害が発生した場合にセレクタ
62を予備系側に切り替える。
62を予備系側に切り替える。
以上の動作により、無瞬断切り替えを実現する。
時分割多重されたフレームを多重処理によってフレー
ムアラインメントできる。
ムアラインメントできる。
第１図は本発明の第１の実施例を示す図、 第２図は実施例の説明に用いるフレームメモリの構造、 第３図は実施例の説明に用いるフレームの構造、 第４図はTSSIを保証できる場合を示す図、 第５図はTSSIを保証できない場合を示す図、 第６図はフレームメモリの構造を示す図、 第７図は各メモリの働きを示す図、 第８図は低速度信号が複数の発信局より到来した場合を
示す図、 第９図は各メモリの更新動作を示す図、 第10図はスリップ発生時のスリップ発生判定条件を示す
図、 第11図は定常時のスリップ発生判定条件を示す図、 第12図は第３および第４の実施例を示す図、 第13図は第２の実施例に用いる各メモリの状態を示す
図、 第14図は第２の実施例に用いる各メモリの更新動作を示
す図、 第15図は第２の実施例を示す図である。 １……同期パターン検出回路， ２……フレームメモリ， ３……RAMカウンタ,4……RAMカウンタ， ５……位相比較器,6……制御部， ７……個別フェーズメモリ， ８……共通フェーズメモリ， ９……所属メモリ,10……フレームカウンタ， 11……入ハイウェイ， 12……出ハイウェイ， 14……同期パターン検出情報， 15……前方スリップ検出情報， 16……後方スリップ検出情報， 51……フレームアライナ， 52……フレームアライナ， 53……フレームアライナ制御部， 54……フレームアライナ制御部， 55……現用系,56……予備系,57……制御部， 58……メモリ内容を転送する際のデータの流れ， 60……セレクタ,61……セレクタ， 62……セレクタ， 71……０系多重化信号， 72……１系多重化信号， 73……出力多重化信号， 10……フレームカウンタ， 11……入ハイウェイ,12……出ハイウェイ， 14……同期パターン検出情報， 15……前方スリップ検出情報， 16……後方スリップ検出情報， 30……個別フェーズメモリ， 31……参照メモリ。
示す図、 第９図は各メモリの更新動作を示す図、 第10図はスリップ発生時のスリップ発生判定条件を示す
図、 第11図は定常時のスリップ発生判定条件を示す図、 第12図は第３および第４の実施例を示す図、 第13図は第２の実施例に用いる各メモリの状態を示す
図、 第14図は第２の実施例に用いる各メモリの更新動作を示
す図、 第15図は第２の実施例を示す図である。 １……同期パターン検出回路， ２……フレームメモリ， ３……RAMカウンタ,4……RAMカウンタ， ５……位相比較器,6……制御部， ７……個別フェーズメモリ， ８……共通フェーズメモリ， ９……所属メモリ,10……フレームカウンタ， 11……入ハイウェイ， 12……出ハイウェイ， 14……同期パターン検出情報， 15……前方スリップ検出情報， 16……後方スリップ検出情報， 51……フレームアライナ， 52……フレームアライナ， 53……フレームアライナ制御部， 54……フレームアライナ制御部， 55……現用系,56……予備系,57……制御部， 58……メモリ内容を転送する際のデータの流れ， 60……セレクタ,61……セレクタ， 62……セレクタ， 71……０系多重化信号， 72……１系多重化信号， 73……出力多重化信号， 10……フレームカウンタ， 11……入ハイウェイ,12……出ハイウェイ， 14……同期パターン検出情報， 15……前方スリップ検出情報， 16……後方スリップ検出情報， 30……個別フェーズメモリ， 31……参照メモリ。
フロントページの続き (72)発明者 高取 正弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 上田 裕巳 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内
Claims (8)
- 【請求項１】外部より複数の低速度信号が多重された複
数の高速フレーム信号を受信し、多重された状態で予め
設定された基準位相に前記低速度信号のフレーム位相を
整合させて出力するフレームアライナ制御方法におい
て、 フレームアライナ用メモリへの書き込み開始位相の候補
を複数設定し、前記高速フレーム内に格納される低速度
信号のうち、低速度の信号のフレームの所定のタイミン
グの信号を受信した時点で位相整合を必要とする低速度
信号間で共有する書き込み開始位相を記憶した共通フェ
ーズメモリの同一情報を参照し、各低速信号の書き込み
開始位相を記憶した個別フェーズメモリの情報を前記共
通フェーズメモリの情報に一致せしめることにより、前
記フレームアライナ用メモリへの書き込み開始位相の候
補のなかから同一の書き込み開始位相を選択することを
特徴とするフレームアライナ制御方法。 - 【請求項２】位相整合を必要とする低速度信号間で共有
する書き込み開始位相を記憶したメモリを参照する方法
は、複数設けられた前記共通フェーズメモリのうち、ど
の前記共通フェーズメモリを参照すべきかを示すメモリ
を介する方法であることを特徴とする請求項１記載のフ
レームアライナ制御方法。 - 【請求項３】発生したスリップが書き込み位相が読み出
し位相を追い越そうとしたために発生したものか、ある
いは読み出し位相が書き込み位相を追い越そうとしたた
めに発生したものかを判断し、これにより新しい書き込
み開始位相の選択則を切り替えることを特徴とする請求
項１又は請求項２記載のフレームアライナ制御方法。 - 【請求項４】書き込み開始位相の選択則における選択対
象は、現在保持している書き込み開始位相に対して時系
列的に進みもしくは遅れ方向に隣接した書き込み開始位
相であることを特徴とする請求項３記載のフレームアラ
イナ制御方法。 - 【請求項５】フレームアラインメントを時分割多重され
た信号の状態で低速信号毎に時分割で実行することを特
徴とする請求項１記載のフレームアライナ制御方法。 - 【請求項６】フレームアライナに冗長構成を持たせ、１
つの現用系と１つ以上の予備系を並列に運転する場合、
現用系から予備系への切り替えを行う際に、予め現用系
の前記共通フェーズメモリの内容を予備系の前記共通フ
ェーズメモリへ転送することを特徴とする請求項１記載
のフレームアライナ制御方法。 - 【請求項７】フレームアライナに冗長構成を持たせ、１
つの現用系と１つ以上の予備系を並列に運転する場合、
現用系の前記共通フェーズメモリの内容に対して予備系
の前記共通フェーズメモリの内容を常に一致させること
を特徴とする請求項１記載のフレームアライナ制御方
法。 - 【請求項８】外部より複数の低速度信号が多重された複
数の高速フレーム信号を受信し、多重された状態で予め
設定された基準位相に前記低速度信号のフレーム位相を
整合させて出力するフレームアライナにおいて、 フレームアライナ用メモリと、 前記フレームアライナ用メモリへの書き込み開始位相の
候補を複数設定し、前記高速フレーム内に格納される低
速度信号のうち、低速度の信号のフレームの所定のタイ
ミングの信号を受信した時点で位相整合を必要とする低
速度信号間で共有する書き込み開始位相を記憶した共通
フェーズメモリと、 前記共通フェーズメモリの同一情報を参照し、各低速信
号毎の書き込み開始位相を記憶した個別フェーズメモリ
と、 前記個別フェーズメモリの情報を前記共通フェーズメモ
リの情報に一致せしめることにより、前記フレームアラ
イナ用メモリへの書き込み開始位相の候補のなかから同
一の書き込み開始位相を選択する制御部と、 からなることを特徴とするフレームアライナ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184683A JP2875287B2 (ja) | 1989-07-19 | 1989-07-19 | フレームアライナおよびその制御方法 |
| CA 2036393 CA2036393C (en) | 1989-07-19 | 1990-07-18 | Frame aligner and method and system for control thereof |
| EP90910923A EP0436036B1 (en) | 1989-07-19 | 1990-07-18 | Frame aligner, control method thereof and apparatus therefor |
| DE69033894T DE69033894T2 (de) | 1989-07-19 | 1990-07-18 | Rahmenausgleicher, sein steuerungsverfahren sowie eine vorrichtung dazu |
| US07/663,956 US5271006A (en) | 1989-07-19 | 1990-07-18 | Frame aligner and method and system for control thereof |
| PCT/JP1990/000925 WO1991001601A1 (fr) | 1989-07-19 | 1990-07-18 | Dispositif d'alignement de blocs, son procede de commande et appareil prevu a cet effet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184683A JP2875287B2 (ja) | 1989-07-19 | 1989-07-19 | フレームアライナおよびその制御方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0350927A JPH0350927A (ja) | 1991-03-05 |
| JP2875287B2 true JP2875287B2 (ja) | 1999-03-31 |
Family
ID=16157546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184683A Expired - Lifetime JP2875287B2 (ja) | 1989-07-19 | 1989-07-19 | フレームアライナおよびその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0436036B1 (ja) |
| JP (1) | JP2875287B2 (ja) |
| CA (1) | CA2036393C (ja) |
| DE (1) | DE69033894T2 (ja) |
| WO (1) | WO1991001601A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2604965B2 (ja) * | 1992-06-17 | 1997-04-30 | 日本電気株式会社 | パス監視ビット抽出装置 |
| US6083253A (en) * | 1997-06-26 | 2000-07-04 | Ogama; Kenji | Skin-contact type medical treatment apparatus |
| US6044286A (en) * | 1997-07-31 | 2000-03-28 | Kabushiki Kaisha Bangahdo | Skin-contact type medical treatment apparatus |
| JP2002101146A (ja) * | 2000-09-21 | 2002-04-05 | Hitachi Telecom Technol Ltd | バルク通信装置およびバルク通信システムならびにバルク通信制御方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2066627B (en) * | 1979-12-13 | 1983-12-07 | Plessey Co Ltd | Pcm frame aligner with frame slip characteristic |
| JPS6150435A (ja) * | 1984-08-18 | 1986-03-12 | Mitsubishi Electric Corp | プレジオクロナス整合装置 |
| CA1253639A (en) * | 1986-01-22 | 1989-05-02 | Alan F. Graves | Frame alignment of tributaries of a t.d.m. bit stream |
| JP2548709B2 (ja) * | 1986-11-21 | 1996-10-30 | 日本電信電話株式会社 | 多重フレ−ムアライナ |
| JPH01100544U (ja) * | 1987-12-25 | 1989-07-06 | ||
| CA1311818C (en) * | 1987-12-29 | 1992-12-22 | Nec Corporation | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
-
1989
- 1989-07-19 JP JP1184683A patent/JP2875287B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-18 DE DE69033894T patent/DE69033894T2/de not_active Expired - Fee Related
- 1990-07-18 WO PCT/JP1990/000925 patent/WO1991001601A1/ja active IP Right Grant
- 1990-07-18 CA CA 2036393 patent/CA2036393C/en not_active Expired - Fee Related
- 1990-07-18 EP EP90910923A patent/EP0436036B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0436036B1 (en) | 2002-01-09 |
| DE69033894T2 (de) | 2002-09-12 |
| CA2036393A1 (en) | 1991-01-20 |
| CA2036393C (en) | 1995-07-25 |
| EP0436036A4 (en) | 1993-08-04 |
| DE69033894D1 (de) | 2002-02-14 |
| EP0436036A1 (en) | 1991-07-10 |
| JPH0350927A (ja) | 1991-03-05 |
| WO1991001601A1 (fr) | 1991-02-07 |
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