WO1991001601A1 - Dispositif d'alignement de blocs, son procede de commande et appareil prevu a cet effet - Google Patents

Dispositif d'alignement de blocs, son procede de commande et appareil prevu a cet effet Download PDF

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WO1991001601A1
WO1991001601A1 PCT/JP1990/000925 JP9000925W WO9101601A1 WO 1991001601 A1 WO1991001601 A1 WO 1991001601A1 JP 9000925 W JP9000925 W JP 9000925W WO 9101601 A1 WO9101601 A1 WO 9101601A1
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WO
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memory
frame
phase
low
speed
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PCT/JP1990/000925
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English (en)
French (fr)
Inventor
Yoshihiro Ashi
Tadayuki Kanno
Masahiro Takatori
Hiromi Ueda
Original Assignee
Hitachi, Ltd.
Nippon Telegraph And Telephone Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd., Nippon Telegraph And Telephone Corporation filed Critical Hitachi, Ltd.
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Priority to DE69033894T priority patent/DE69033894T2/de
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers

Definitions

  • the present invention relates to an apparatus for multiplexing and transmitting a plurality of low-speed signals having a frame structure in a high-speed frame, wherein the plurality of low-speed signals are framed. It relates to a frame aligner and a frame alignment method and a device suitable for matching the phase of a frame. Background art
  • Each of these three methods is based on the phase of data writing into the frame memory (hereinafter referred to as frame memory). This method controls the writing to the frame memory by comparing the read phases and detecting the approach between the two.
  • TSSI Order of Time
  • FIG. 4 shows the case where T SSI is guaranteed
  • FIG. 5 shows the case where T SSI is not guaranteed.
  • a and B there are two types of low-speed frames, A and B.
  • the numbers in each frame indicate the origin of each frame.
  • the receiving side aligns the receiving frames according to the predetermined reference phase. If the receiving side now needs to match the time order of A and B, that is, A and B Assume that it is necessary to guarantee the TSSI of As shown in Fig. 4, this reference phase must exist in a place where the order of occurrence of A coincides with the order of occurrence of B, as shown in Fig. 4.
  • Each of the above-mentioned prior arts is a method of handling only a single frame.
  • the high-speed frame is once separated into low-speed signals, and each of them is individually used. I have to make a frame arrangement. For this reason, as shown in FIG. 8, when a plurality of terminating low-speed signals come from a plurality of transmitting stations, and the phase of each low-speed signal is ⁇ If they are distributed over the entire system, even if they try to guarantee the TSSI for all the transmitting stations by each transmitting station, the TSSI should be maintained for all the transmitting stations. However, it is difficult to guarantee TSSI.
  • the present invention provides a frame aligner capable of executing a frame arrangement while guaranteeing TSSI.
  • the above purpose is to set a plurality of write start phase candidates of the frame memory and select them for each low-speed signal stored in the high-speed frame.
  • the memory that stores the write start phase (hereinafter referred to as the individual phase memory) and the write start phase that is common to multiple low-speed signals that guarantee TSSI are stored.
  • a memory hereinafter, referred to as a common memory
  • a memory indicating which of the common memories to be referred to hereinafter referred to as belonging memory
  • a low-speed signal stored in a high-speed frame by setting a plurality of write start phase candidates for the frame memory.
  • a memory hereinafter referred to as an individual phase memory
  • a memory that indicates the power hereinafter referred to as reference memory
  • each low-speed signal that requires phase matching is different from the other low-speed signal.
  • a method of setting the reference memory so as to refer to the phase memory, and setting the value of the individual phase memory of the referred low-speed signal of the other party to its own individual value. It is also achieved by providing a means to transfer to the freeze memory. Is
  • the frame memory is reserved as shown in FIG. Set a plurality of write start phase candidates. Then, the individual phase memory for storing the selected write start phase for each of the low-speed signals stored in the high-speed frame and the writing common to a plurality of low-speed signals for guaranteeing the TSSI. There is provided a common phase memory for storing the read start phase, and a belonging memory indicating which common phase memory to refer to. As an example, when there are four types of low-speed signals A, B, C, and D, and when the TSSI between the low-speed signals of A and B is assured, the setting method of each memory described above. This will be described with reference to FIG.
  • the contents of the affiliation memory of each of A, B, C, and D are set as 1, 2, and 3, respectively.
  • the individual phase memory of A first look at the value of its own belonging memory, refer to the value of the common phase memory 1 and use this value ( a) is harmed to your own memory.
  • the individual phase memory of B similarly, look at the value of the memory to which it belongs, refer to the value of the common phase memory 1, and set this value (a) to itself.
  • the individual phase memory of C look at the value of the memory to which C belongs, refer to the value of common phase memory 2, and assign this value (b) to the self. Write to the individual file memory of.
  • the following two pieces of information are used to update the contents of the individual phase memory and the common phase memory.
  • One is the slip occurrence information, and the other is the result of comparing the contents of the individual files: E—sparrow memory and the common phase memory.
  • the following update operation is performed (see Fig. 9). Basically, when the contents of the individual phase memory and the common phase memory are different, the contents of the common phase memory are transferred to the individual phase memory. However, if a slip occurs and the contents of the individual and common memories match, a new one will be used. Select a new write start phase and store it in the common phase memory and the individual phase memory. The following methods are available for selecting a new write start phase.
  • the generated slip is caused by the write phase approaching the read phase (hereinafter referred to as forward slip), or the slip is read.
  • the output phase was determined to be the one that occurred because the output phase approached the phase (hereinafter, referred to as the backward slip).
  • Select the phase That is, if the current write start phase is 1 in Section 6 and the generated slip is the forward slip, the write is started as the new write start phase. Just select the start phase 0. Further, if the generated slip is the backward slip, the writing is started as a new writing start phase. Select the start phase 2. This selection operation can be easily realized by adding or subtracting ⁇ from the contents of the memory.
  • the frame alignment can be executed while guaranteeing the TSI between the low-speed signals having the frame structure stored in the high-speed frame.
  • the following operation guarantees the TSSI between the low-speed signals having the frame structure stored in the high-speed frame, while ensuring the TSSI between the low-speed signals. You can execute the image.
  • a plurality of potential damage start phases are set in the frame memory in advance.
  • a memory indicating which reference should be made shall be provided for each low-speed signal.
  • the method of setting is explained using Fig. 3. First, set the contents of the reference memories of A, B, C, and D as 10, 00, and 01, respectively.
  • the following two pieces of information are used to update the contents of the individual phase memory and the common phase memory.
  • One is the slip generation information
  • the other is the contents of the individual faze memory of the other party specified in his / her own individual memory and the reference memory. This is the result of comparing.
  • the following update operation is performed (see Fig. 4). Basically, if the contents of the individual phrase memory of the other party specified in the individual's individual phrase memory and the reference memory are different, the specific memory is specified in the reference memory. Transfer the contents of the other party's individual phase memory to your own individual phase memory. However, when a slip occurs and fc is specified, it is specified in its own individual phase memory and reference memory. If the contents of the individual memory of the other party that has been written are: n — If the contents of the memory are the same, select a new writing start phase and transfer it to your own individual phase memory. To memorize it.
  • the frame alignment can be performed while guaranteeing the TSI between the low-speed signals having the frame structure stored in the high-speed frame.
  • FIG. 1 shows a second embodiment of the present invention.
  • Fig. 2 shows the structure of the frame memory used for explaining the embodiment.
  • Fig. 3 shows the structure of the frame used for explaining the embodiment.
  • Fig. 4 shows the case where TSSI can be guaranteed.
  • Fig. 5 shows the case where TSSI cannot be guaranteed,
  • Fig. 6 shows the structure of frame memory,
  • Fig. 7 shows the function of each memory.
  • Fig. 8 shows a case where low-speed signals arrive from multiple transmitting stations.
  • Fig. 9 shows the update operation of each memory.
  • FIG. 10 is a diagram showing slip occurrence determination conditions when a slip occurs.
  • Fig. I is a diagram showing the conditions for determining the occurrence of slip in a steady state
  • Fig. 2 is a diagram showing the third and fourth embodiments
  • Fig. 13 is a diagram used for the second embodiment. Figure showing the state of each memory
  • Fig. 4 shows the update operation of each memory used in the second embodiment.
  • FIG. 5 shows the second embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • the frame aligner control circuit includes a synchronization pattern detection circuit 2 for detecting a synchronization pattern of data on the input high-level 11, and a synchronization pattern detection circuit 2.
  • Frame memory 1 for storing the data on Iway 1 1 and RAM for storing the address of each low-speed frame written to frame memory 1
  • a counter 3 for storing a read address
  • a phase comparator 5 for comparing the read and write phases and detecting a slip
  • the control unit 6 an individual freeze memory 7 for storing the selected write start phase for each low-speed signal stored in the high-speed frame, and a plurality of memories for maintaining the TSSI.
  • a RAM counter is a counter that stores in the RAM the state transition information of the counter individually corresponding to the low-speed signal, and performs the update recommendation in multiplex processing. is there .
  • FIG. 3 there are four types of low-speed frames, A, B, C, and D, which are transmitted by being byte-multiplexed on the A, B, C, and D channels.
  • the frame length is 4 knots in each case.
  • the signal is expanded in 8 parallels and transmitted.
  • a periodic pattern (1 byte) is at the beginning of frame A
  • a ⁇ period pattern F 2 ( ⁇ byte) is at the beginning of frames B, C, and D.
  • F1 is detected by the synchronous pattern detection circuit
  • the frame memory is configured as shown in Fig. 2 and has a capacity of one frame of the low-speed frame.
  • the addresses of each block are as shown in the brackets in Fig. 2, and the addresses up to (0 0 0 0-— 1 1 1)
  • the lower two bits correspond to each low-speed frame type. That is, ⁇ is 0 0, B is 0 0, C is 10 and D is D1.
  • Addresses for frames A, B, C, and D are given to individual phase memory 7 and belonging memory 9 according to the value of frame counter. (Now, the addresses of the individual memory 7 and the belonging memory 9 corresponding to A, B, C, and D are 00, 01, 10 and ⁇ 1, respectively.) ).
  • the belonging memory has the address of the common file memory 8 to be referred to for each low-speed frame, and the specified address in the belonging memory 9 is specified.
  • the value of the phase is given to the address of the common phase memory 8 so that the value of the phase memory 7 for each low-speed frame and the value of the common phase are given.
  • the control unit 6 can know the value of the memory 8 and, based on the slip occurrence information detected by the phase comparator 5, according to the operation of the ninth step, and performs the individual phase measurement. Updates the contents of memory 7 and common phase memory 8. That is, the common fue -If the value of the memory 8 is different from the value of the individual memory: c If the value of the memory 7 is different, the value of the common memory 8 is used as the individual memory 7. Transfer to. Also, even if the value of the common phase memory 8 and the value of the individual phase memory 7 match, if a slip occurs, a new write starts. The phase is selected and stored in the common phase memory 8 and the individual phase memory 7.
  • the phase comparator 5 determines that the generated slip is due to the write phase being read and approaching the phase (hereinafter referred to as the forward slip). ) Or whether the read phase is caused by approaching the write phase (hereinafter referred to as backward slip). Select a new write phase. That is, in FIG. 2, when the current write start phase is 1, if the generated slip is the forward slip, the new start-up start phase is set. To select the damage start phase 0. If the generated slip is the backward slip, poisoning start phase 2 is selected as a new write start phase. This selection is performed by adding or subtracting 1 from the contents of the memory. However, the adjustment in this case is an operation modulo the total number of rejection start phases (4 in the present embodiment).
  • the phase comparator 5 has two slip occurrence determination conditions. This is shown in Fig. II and Fig. 1.
  • the slip generation authorization range is set by the value of the RAM counter 4 for reading the frame memory.
  • Fig. 10 shows the slip generation authorization range when a new write start phase is set when a slip occurs. This is the normal slip condition shown in Fig. II. By making it wider than the peak generation recognition range H, a new write start phase is selected under more severe conditions, and a more stable state is selected.
  • the control unit 6 sets the individual frame. -Set the initial gauge to RAM counter 3 by referring to the value of the memory 7 and the common memory I-memory 8. In this case, the initial value is 0 or 2 There are only two types: 0. When data writing to frame memory 1 is completed, ⁇ is added to the value of RAM counter 3 (Module 4).
  • the frame alignment is executed by multiplex processing while guaranteeing the TSI.
  • the frame aligner control circuit in the present embodiment includes a synchronization pattern detection circuit 2 for detecting a periodic pattern of data on the input layer 1 and a human circuit.
  • a synchronization pattern detection circuit 2 for detecting a periodic pattern of data on the input layer 1 and a human circuit.
  • data RAM memory 3 that stores the write address of each low-speed frame to frame memory 1 ', and read-out.
  • a RAM counter 4 for storing addresses, a phase comparator 5 for comparing the phases of reading and writing and detecting a slip, a control unit 6, and a high-speed frame.
  • the frame length is 4 bytes each.
  • the synchronization pattern F1 is added at the beginning of the frame. (1 byte) has a synchronization pattern F 2 ( ⁇ byte) at the beginning of frames B, C and D, and F ⁇ is a periodic pattern. If the detection circuit detects, the frame counter is cleared.
  • the frame memory is as shown in Fig. 2, and the low-speed frame It has the efficiencies of ⁇ frames of the frame.There are four types of write start phases: 0, ⁇ , 2, and 3.
  • each block is shown in Fig. 2.
  • the upper two bits of the address are the lower speed bits, as shown in the brackets in the figure below (0 0 0-1 1 ⁇ 1). It corresponds to the type of ⁇ ⁇ , A is 0 0, B is 0 ⁇ , C is ⁇ D, and D is ⁇ ⁇ .
  • A is the individual phase memory 30 of C
  • B is the individual phase memory 30 of A
  • C is the individual phase memory 30 of B.
  • -Set to refer to memory memory 30.
  • the control unit 6 to know the write start phase currently held by A and the write start phase of the other party (G in this case) to which A refers.
  • the individual fuse memory is a dual-port RAM. Further, based on the slip occurrence information detected by the phase comparator 5, the contents of the individual phase memory 30 are updated according to the operation shown in FIG. In other words, if the value of the individual phrase memory 30 of the self is different from the value of the individual phrase memory 30 of the other party, the individual phase memory 30 of the other party is different. Is transferred to its own individual phase memory 30 or the value of its own individual phase memory 30 and the other party's individual phase memory are stored.
  • a third embodiment of the present invention will be described with reference to FIG.
  • the active system 55 there is a frame aligner 51 and a frame aligner control unit 53, and in the standby system 56, the frame aligner 5 is provided. 2 and the frame aligner control unit 54 are present.
  • the selectors 60 and 61 As for the output, one of the working system 55 and the standby system 56 is selected by the selector 62.
  • the control unit 57 switches the selector 62 to the standby system side.
  • control unit 57 is an individual phase memory in the frame liner control unit 53 in the active system 55, an individual phase memory in the active system 55, and a common memory.
  • the contents of the memory are respectively stored in the frame-liner control unit 54 in the standby system 56, the individual-use memory in the frame controller 54, the common-use memory, and the owner. Transfer to memory.
  • a fourth embodiment of the present invention will be described with reference to FIG.
  • the active system 55 there are a frame aligner 51 and a frame aligner control unit 53, and in the standby system 56, the frame aligner 5 is provided. 2 and frame aligner control unit 5 4 exists.
  • the selectors 60 and 61 As the input, one of the 0-system multiplexed signal 71 and the ⁇ -system multiplexed signal 72 is selected by the selectors 60 and 61.
  • Either the active system 55 or the standby system 56 is selected by the selector 62 as the output.
  • the control unit 57 stores the contents of the individual phase memory, the common phase memory, and the belonging memory in the frame-liner control unit 53 in the active system 55, respectively. Control so that it always matches the contents of the individual phase memory, common phase memory, and belonging memory in the frame liner control section 54 in the standby system 56
  • the control unit 57 switches the selector 62 to the standby system side when a failure occurs in the active system 55.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

明 細 書 フ レ ー ム ァ ラ イ ナお よびそ の制御方法お よび装置 技術分野
本発明 は高速の フ レ ー ム内 に フ レ ー ム構造を有す る複 数の低速度信号を多重 し て伝送す る装置 に お い て 、 上記 複数の低速度信号閻の フ レ ー ム位相を整合 さ せ る の に好 適な フ レ ー ム ァ ラ イ ナ お よ び フ レ ー ム ア ラ イ ン メ ン ト 方 法お よび装置 に 関す る 。 背景技術
従来の装置は 、 研究実用 化報告第 2 8 巻第 7 号の p 2 1 〇 の第 3 章 3 . . Ί 項に 記載の よ う に （1 ) 固定遅延 そ う 脱 + フ レ ー ム メ モ リ 形式 、 （2 ) 2 フ レ ー ムメ モ リ 形 式 、 （3 ) エ ラ ステ ィ ッ ク ス 卜 ァ + フ レ ー ム メ モ リ 形式 の 3 種類が ある こ と が知 ら れて いる 。
こ れ ら 3 種類の方式 は 、 いず れも フ レ ー ム ァ ラ イ ナ用 メ モ リ （ 以下 、 フ レ ー ム メ モ リ と 称す る ） へ のデ ー タ の 軎き込み位相 と 読み出 し位相を比較 し 、 両者の接近を検 出 す る こ と に よ り フ レ ー ム メ モ リ へ の書 き 込みを制御す る方式で あ る 。
速の フ レ ー ム内 に 、 フ レ ー ム構造を ¾ す る低速度信 号 を多重 し て 伝送す る方式で は 、 t記高速 フ レ ー ム を終 端す る際、 同一 回線 よ り 到来 し た 低速度信号 間 の位相 を 整合 し 、 時間願序 （ 以下、 T S S I と称す る 。 T S S I と はェ i m e S. I 0 t S. e q u e n c e
丄 n t e g r i t yの略で あ る 。 ） を保証す る必要があ る 。 第 4図 に T S S I が保証さ れる場合を、 第 5図 に は 保証さ れない場合を記す 。 第 4図 、 第 5図で は、 Aお よ ぴ Bの 2種類の低速フ レ ー ムが有る 。 各 フ レ ーム内 の数 値は 、 各 フ レ ー ムの発生頭序を示す 。 受信側で は所定の 基準位相 に従 っ て受信フ レ ー ムの ア ライ ンメ ン ト を行う 今受信側で A， Bの時間順序を一致さ せる必要があ る場 合 、 すなわち A， Bの T S S I を保証す る必要が あ る場 合を想定する 。 こ の とさ基準位相 は第 4図 に示す よ う に Aの発生暇序 と Bの発生順序が一致す る場所に存在 し な ければな ら な い 。
上記従来技術はいずれも単一 フ レ ー ムの みを扱う 方式 であ り 、 前記高速フ レ ー ムを終端する場合、 一旦低速度 信号 ご と に分離 し た上で 、 そ れぞれ単独に フ レ ーム ァ ラ ィ メ ン 卜 し な ければな ら ない 。 こ の た め第 8図 に示す よ う に 、 終端す る複数の低速度信号が複数の発信局 よ り 到 来 し た ものである場合で 、 かつ各低速度信号の位相が Ί フ レ ー ム に渡 っ て 分布 し た場合 に 、 全て の発信局 に対 し て発信局別 に T S S I を保証 し ょ う と し て も 、 全て の発 信 局 に対 して T S S I を保—iFし う る基準位相を設定でき す 、 T S S I を保証す る こ と は困難で あ る 。
従 っ て 、 本発明 は T S S I を保証 しつつ フ レ ー ム ァ ラ ィ メ ン 卜 を実行す る こ と ができる フ レ ー ム ァ ラ イ ナ お よ びその制御方法お よ び装置を提供す る こ と を 目 的 と す る 発明 の開示
上記目 的 は本発明 の一側面 に依れば、 フ レ ー ム メ モ リ ぺ の書き込み開始位相候補を複数設定 し 、 高速フ レ ー ム 内 に格納さ れる低速度信号 ご と に選択 し た書き込み開始 位相 を記憶す る メ モ リ （ 以下 、 個別 フ ェ ー ズメ モ リ と 称 す 。 ） と 、 T S S I を保証す る複数低速度信号間 に共通 す る書き込み開始位相を記憶す る メ モ リ （ 以下、 共通 フ ヱ ー ズメ モ リ と称する 。 ） と 、 ど の前記共通 フ I — ズメ モ リ を参照す べきかを示す メ モ リ （ 以下 、 所属メ モ リ と 称す る 。 ） を設ける こ と に よ り 達成さ れる 。
ま た 、 上記目 的は本発明 の別 の側面 に よ れば 、 フ レ ー ム メ モ リ への書き込み開始位相候補を複数設定 し 、 髙速 フ レ ー ム内 に格納 さ れる低速度信号 ご と に選択 し た書き 込み開始位相を記憶す る メ モ リ （ 以下 、 個別 フ ェ ー ズメ モ リ と称す 。 ） と 、 前記個別 フ ェ ー ズ メ モ リ の う ち どれ を参照す べきか を示す メ モ リ （ 以下 、 参照メ モ リ と称す る 。 ） を各低速度信号 ご と に 設け 、 位相整合を必要 と す る低速度信号間で各々 異な る相手方低速度信号の個別 フ エ ー ズ メ モ リ を参照す る よ う に叁照メ モ リ を 設定 す る手 段 と 、 参照 し た相手方低速度信号の個別 フ ェ ー ズメ モ リ の値を 自 己の個別 フ ヱ ー ズメ モ リ に 転送 す る手段を 設け る こ と に よ つ て も達成さ れる 。
本発明 で は 、 第 6 図 に 示 す よ う に フ レ ー ム メ モ リ に 予 め複数の書き込み開始位相候補を設定 して お く 。 そ して 前記高速フ レー ム内 に格納さ れる低速度信号 ご と に選択 し た書き込み開始位相を記億す る個別フ ェ ーズメ モ リ と T S S I を保証する複数低速度信号間 に共通する書き込 み開始位相を記憶する共通フ I ーズメ モ リ と 、 どの前記 共通フ I ーズメ モ リ を参照すべきかを示す所属メ モ リ を 設ける 。 一例 と し て 、 A , B , C , D の 4 種類の低速度 信号が存在 し 、 そ の う ち A と B の低速度信号間の T S S I を保証する場合の前記各メ モ リ の設定方法を第 7 図を 用 い て 説明 する 。 ま ず A , B , C , D各々 の所属メ モ リ の内容をそれぞれ 1 , 2 , 3 の よ う に設定す る 。 A の個別 フ ヱ ーズ メ モ リ を設定す る場合は、 ま ず自 己の所 属メ モ リ の値を見て 、 共通フ I ーズメ モ リ 1 の値を参照 し 、 こ の値 （ a ) を自 己の個別 フ ： L ーズメ モ リ に害き込 む。 B の個別 フ ェ ーズメ モ リ を設定する場合 は 、 同様に 自 己の所属メ モ リ の値を見て 、 共通フ ヱ ーズメ モ リ 1 の 値を参照 し 、 こ の値 （ a ) を自 己の個別 フ I—ズメ モ リ に書き込む。 C の個別 フ ェ ー ズメ モ リ を設定する場合は C の所属メ モ リ の値を見て 、 共通フ ヱ ー ズメ モ リ 2 の値 を参照 し 、 こ の値 （ b ) を 自己の個別 フ ヱ一ズメ モ リ に 書き込む。 D の個別 フ ヱ ー ズメ モ リ を設定す る場合は 、 D の所属メ モ リ の値を見て 、 共通 フ ヱ ーズメ モ リ 3 の値 を参照 し 、 こ の値 （ c ) を自 己の個別 フ ェ ー ズメ モ リ に 書き込む 。 こ れに よ り 、 A と B の個別フ ェ ーズメ モ リ の 内容 は一致す る こ と に な り 、 A と B の T S S I を保証す る基準位相を C お よ び D に 影響さ れる こ と な く 設定で き る
個別 フ I ーズメ モ リ と 共通フ ェ ー ズメ モ リ の内容を更 新 する に は次の 2 つ の情報を用 い る 。 Ί つ は ス リ ッ プ発 生情報で あ り 、 他の 1 つ は個別 フ ： E — ズメ モ リ と共通 フ エ ー ズメ モ リ の内容を比較 し た結果で あ る 。 こ の 2 つ の 情報を も と に次 に 示す更新動作を行 う （ 第 9 図参照 ） 。 基本的 に個別 フ I — ズメ モ リ と共通フ ヱ ー ズメ モ リ の 内 容が異なる場合 は 、 共通 フ ェ ーズメ モ リ の 内容を個別 フ I ー ズ メ モ リ に 転送 す る 。 た だ し ス リ ッ プが発生 し た 場 合で 、 かつ 個別 フ I ー ズメ モ リ と共通フ I — ズメ モ リ の 内容が一致 し て い る場合 に お い て は 、 新 し い書き込み開 始位相を選択 し 、 そ れを共通フ I ー ズ メ モ リ お よ び個 別 フ ェ ー ズ メ モ リ に 記憶さ せ る 。 新 し い書き込み開始位相 の選択方法 と し て は次の方法 が可能で あ る 。 ま ず発生 し た ス リ ッ プ が 、 書き込み位相 が読み出 し位相 に接近 し た た め に発生 し た も の （ 以下 、 前方ス リ ツ ァと 称す る 。 ） か 、 あ る い は読み出 し位相が窖さ込み位相 に接近 し た た め に発生 し た も の （ 以下 、 後方ス リ ッ プ と 称す る 。 ） か を判新 し 、 こ れ に よ り 新 し い畫き込み位相 を選択す る 。 す なわ ち 、 第 6 闵 に お いて 現在 の書 き込み開始位相が 1 の場合 、 発生 し た ス リ ッ プが前記 前方ス リ ッ プで あ れば 新 し い書き込み開始位相 と し て 書き 込み開始位相 0 を選 択 す れば よ い 。 ま た 、 発生 し た ス リ ッ プが前記後方 ス リ ッ プで あ れば新 し い書き込み開始位相 と し て 書き込み開 始位相 2 を選択すれ.ぱよ い 。 この選択動作は メ モ リ の内 容 に Ί を加算あ るい は減算す る こ と に よ り 容易 に実現可 能であ る 。
上記動作に よ り 、 高速のフ レ ー ム内 に格納さ れた フ レ ー ム構造を有す る低速度信号間 の T S S I を保証 し つ つ フ レ ー ムァラ イ メ ン 卜 を実行できる 。
ま た 、 次の動作に よ っ て も高速の フ レ ー ム内 に格納さ れた フ レ ー ム構造を有す る低速度信号間の T S S I を保 証 しつ つ フ レ ー ム ァ ラ イ メ ン 卜 を実行できる 。
まず 、 第 6 図 に示す よ う に フ レー ムメ モ リ に予 め複数 の害き込み開始位相候補を設定 し て お く 。 そ し て前記高 速フ レ ー ム内 に格納さ れる低速度信号 ご と に選択 した書 き込み開始位相を記憶す る個別 フ ェ ーズメ モ リ と 、 前記 個別 フ ェ ーズメ モ リ の う ち どれを参照す べきかを示す メ モ リ （ 以下 、 参照メ モ リ と称す る 。 ） を各低速度信号 ご と に設け る 。 一例 と し て 、 A , B , C , D の 4 種類の低 速度信号が存在 し 、 そ の う ち A と B と C の低速度信号間 の T S S I を保証す る場合の 記各 メ モ リ の設定方法 を 第 Ί 3 図を用 い て 説明 す る 。 ま ず A ， B , C , D 各々 の 参照メ モ リ の内容をそれぞれ 1 0 ， 0 0 , 0 1 の よ う に 設定 す る 。 A の個別 フ I ー ズメ モ リ を設定する場合 は、 ま ず自 己の参照メ モ リ の値を 見て 、 C の個別 フ ヱ ーズメ モ リ の値を参照 し 、 こ の値が自 己の個別 フ ヱ 一ズメ モ リ の値 と異な っ て い る場合 は C の個 別 フ ェ ーズ メ モ リ の値 を 自 己の個別 フ ェ ー ズメ モ リ に転送す る 。 B の個別 フ エ ーズメ モ リ を設定 す る場合 は 、 ま ず自 己の参照メ モ リ の 値を見て 、 A の個別 フ ： t ー ズメ モ リ の値を参照 し 、 こ の 値が自 己の個別 フ ： π — ズメ モ リ の値 と異な っ て い る場合 は A の個別 フ -て ー ズメ モ リ の値を 自己の個別 フ ヱ ー ズメ モ リ に転送す る 。 C の個別 フ I ーズメ モ リ を設定す る場 合 は 、 ま ず 自 己の参照 メ モ リ の値を見て 、 B の個別 フ エ ー ズメ モ リ の値を参照 し 、 こ の値が 自 己の個別 フ I ー ズ メ モ リ の値 と異な っ て い る場合 は B の個別 フ ヱ ー ズメ モ リ の値を 自 己の個別 フ ヱ ー ズメ モ リ に 耘送す る 。 こ の よ う に T S S I の保証を必要 と す る低速度信号間 （ こ の場 合 は 、 A と B と C ) で 、 互い に異な る相手を指定 す れば - A と B と C の個別 フ ェ ー ズ メ モ リ の 内容 は一致す る こ と に な り 、 A と B と C の T S S I を保証す る基準位相を D に 影響 さ れる こ と な く 設定で き る 。
個別 フ ェ ー ズメ モ リ と共通 フ ェ ーズメ モ リ の 内容を更 新 す る に は次の 2 つ の情報を用 い る 。 Ί つ は ス リ ッ プ発 生情報で あ り 、 他の 1 つ は 自 己の個別 フ — ズメ モ リ と 参照メ モ リ に 指定 し た相手の個別 フ エ 一 ズ メ モ リ の 内容 を比較 し た結果で ある 。 こ の 2 つ の情報を も と に次 に示 す更新動作を行 う （ 第 Ί 4 図参照 ） 。 基本的 に 自 己の個 別 フ I ー ズメ モ リ と 参照メ モ リ に 指定 し た 相手の個別 フ エ ー ズ メ モ リ の 内容が異な る場合 は 、 参照メ モ リ に指定 し た相手の個別 フ ェ ー ズ メ モ リ の 内容を 自 己の個別 フ エ ー ズ メ モ リ に 転送 す る 。 た だ し ス リ ッ プ が発生 し fc 場合 で 、 かつ 自 己の個 別 フ ェ ー ズメ モ リ と 参照メ モ リ に指定 し た相手の個別 フ ： n — ズメ モ リ の内容が一致 し て いる場 合 に お いて は 、 新 し い書き込み開始位相を選択 し 、 それ を自 己の個別 フ ェ ー ズメ モ リ に記憶さ せる 。
上記動作に よ り 、 高速の フ レ ー ム内 に格納さ れた フ レ ー ム構造を有す る低速度信号間の T S S I を保証 しつつ フ レ ー ムアラ イ ンメ ン ト を実行できる 。 図面の簡単な説明
第 1 図 は本発明の第 Ί の実施例を示す 図 、
第 2 図 は実施例の説明 に用 い る フ レ ー ム メ モ リ の構造 第 3 図 は実施例の説明 に用 い る フ レ ー ム の構成、 第 4 図 は T S S I を保証できる場合を示す図 、 第 5 図 は T S S I を保証できな い場合を示す 図 、 第 6 図 は フ レ ー ムメ モ リ の構造を示す図 、
第 7 図 は各メ モ リ の働きを示す 図 、
第 8 図 は低速度信号が複数の発信局 よ り 到来 し た場合 を示 Ίί 図 、
第 9 図 は各メ モ リ の更新動作を示す 図 、
第 1 0 図 はス リ ッ プ発生時の ス リ ッ プ発生判定条件を 示す図 、
第 Ί "I 図 は定常時の ス リ ッ プ発生判定条件を示す 図 、 第 Ί 2 図 は第 3 お よび第 4 の実施例を示す 図 、 第 1 3 図 は第 2 の実施例 に 用 いる各 メ モ リ の状態を示 す 図 、
第 ^! 4 図 は第 2 の実施例 に 用 い る各 メ モ リ の更新動作 を示す図 、
第 Ί 5 図 は第 2 の実施例 を示す 図で あ る 。 発明 を実施する た めの最良の形態
本発明 の第 Ί の実施例 を第 Ί 図 を用 いて 説明 す る 。 本 実施例 に おけ る フ レ ー ム ァ ラ イ ナ制御回路 は入ハ イ ゥ ェ ィ 1 1 上のデー タ の同期パ タ ー ン を検出 す る同期パタ ー ン検出 回路 2 と 、 入ハ イ ウ ェ イ 1 1 上のデー タ を記憶す る フ レ ー ムメ モ リ 1 と 、 各低速 フ レ ー ム の フ レ ー ム メ モ リ 1 へ の書き込み ア ド レ スを 記憶す る R A M カ ウ ン タ 3 と 、 読み出 し ア ド レ ス を記憶す る R A M カ ウ ン タ 4 と 、 読み出 し と書き込みの位相を比較 し ス リ ッ プを検出す る 位相比較器 5 と 、 制御部 6 と 、 髙速フ レ ー ム 内 に 格納 さ れる低速度信号 ご と に選択 し た書き込み開始位相を 記憶 す る個別 フ I ー ズメ モ リ 7 と 、 T S S I を保 SEす る複数 の低速度信号間 に 共通 す る霜き込み開始位相 を記憶す る 共通フ ： t —ズメ モ リ 8 と 、 ど の前記共通フ ェ ー ズメ モ リ を参照 す べきかを示 す所屈メ モ リ 9 と 、 フ レ ー ム カ ウ ン タ Ί Ο と か ら な る 。 た だ し R A M カ ウ ン タ と は 、 低速度 信号 に 個別 に対応 し た カ ウ ン タ の状態遷移情報を R A M に記憶 し 、 そ の更新勧作を多重処理で行 う カ ウ ン タ で あ る 。 低速 フ レ ー ム は第 3 図 に 示す よ う に A , B , C , D の 4 種類が存在 し 、 A , B ， C , D の 頫 に バ イ 卜 多重さ れて 伝送さ れる 。 フ レ ー ム長 は いず れも 4 ノ ィ 卜 で あ る 。 入ハ イ ゥ ヱ イ 1 Ί 上で は信号 は 8 並列 に 展開 さ れて 伝送 されて い るもの と す る 。 フ レ ー ム Aの先頭に は周期バタ ー ン ( 1 バ イ 卜 ） が 、 フ レ ー ム B , C , Dの先頭 に は ί司期パ タ ー ン F 2 ( Ί パ イ 卜 ） が配置さ れて お り 、 F 1 を同期パ タ ー ン検出回路が検出 した場合は 、 フ レーム カ ウ ン タ を ク リ ア する 。 フ レ ー ムメ モ リ は第 2図 に示す よ う にな つ て お り 、 低速フ レ ー ム の 1 フ レ ー ム分の容量 を持つ 。 書き込み開始位相 は 0 , 1 , 2 ， 3の 4種類が ある 。 各ブ ロ ッ ク の ア ド レス は第 2図の カ ツ コ 内 に示す よ う に な つ て お り 、 （ 0 0 0 0— Ί 1 1 1 ) ま でであ る ア ド レ ス の下位 2 ピ ッ ト は各低速フ レ ー ムの種類に対応 し て いる 。 す なわ ち 、 Αは 0 0 , Bは 0 Ί ， Cは 1 0， Dは Ί 1 で あ る 。
フ レ ー ム カ ウ ン タ の値に従 っ て フ レ ー ム A， B , C , Dに対 す る ア ド レスを個別 フ ェ ー ズメ モ リ 7 と所属 メ モ リ 9 に与える （ 今 A， B ， C， Dに対応す る個別 フ — ズ メ モ リ 7 と 所属メ モ リ 9の ア ド レ スは 、 それぞれ 0 0 , 0 1 , 1 0 , Ί 1 で あ る と す る 。 ） 。 所属メ モ リ は各低速フ レ ー ムの参照すべき共通 フ ヱ 一ズメ モ リ 8の ア ド レ スを有 し て お り 、 所属メ モ リ 9内の指定さ れた ァ ド レ ス の値を共通 フ ェ ー ズメ モ リ 8の ア ド レ ス に与え る こ れで低速フ レ ー ム ご と の側別 フ ェ ー ズメ モ リ 7の値 と 共通フ ヱ ー ズメ モ リ 8の値を制御部 6は知る こ と ができ さ ら に 位相比較器 5の検出す る ス リ ッ プ発生 情報をも と に第 9 ¾の操作 に従い 、 個別 フ I ー ズメ モ リ 7 と共通フ エ ー ズ メ モ リ 8の内容を更新 す る 。 す なわち 、 共通フ エ ー ズメ モ リ 8 の値 と個別 フ ： c ー ズ メ モ リ 7 の値が異な つ て いる場合 は 、 共通 フ ヱ ー ズメ モ リ 8 の値 を個別 フ エ 一 ズメ モ リ 7 に 転送す る 。 ま た 、 共通 フ エ 一 ズ メ モ リ 8 の 値 と個別 フ ヱ 一 ズメ モ リ 7 の値が一致 し て い る場合で も ス リ ッ プ が発生 し た場合 は新 し い書き込み開始位相 を選 択 し 、 共通フ ： r ーズメ モ リ 8 と 個別 フ ヱ 一 ズメ モ リ 7 に 記憶さ せ る 。 ス リ ッ プ発生時、 位相比較器 5 は発生 し た ス リ ッ プが 、 書き込み位相 が読み出 し 位相 に接近 し た た め に発生 し たも の （ 以下 、 前方 ス リ ッ プ と称す る 。 ） か あ るい は読み出 し位相 が書き込み位相 に 接近 し た た め に 発生 し た も の （ 以下 、 後方ス リ ッ プ と称す る 。 ） かを判 断 し 、 こ れ に よ り 新 し い書き込み位相 を選択す る 。 す な わ ち 、 第 2 図 に おい て 現在の書き込み開始位相 が 1 の場 合 、 発生 し た ス リ ッ プが前記前方ス リ ッ プで あ れば新 し ぃ需き込み開始位相 と し て 害き込み開始位相 0 を選択 す る 。 ま た 、 発生 し た ス リ ッ プが前記後方 ス リ ッ プで あ れ ば新 し い書き込み開始位相 と し て 毒き込み開始位相 2 を 選択す る 。 こ の選択動作 は メ モ リ の 内容 に 1 を加算あ る い は減算 す る こ と に よ り 実行す る 。 た だ し 、 こ の場合の 加減箅 は 、 爵き込み開始位相 の総数 （ 本実施例 の場合 は 4 ) を法 と す る演算で あ る 。
ま た 、 位相比較器 5 は 2 つ の ス リ ッ プ発生判定条件を 持 っ て い る 。 こ れを第 Ί 〇 図 と第 Ί 1 図 に 示す 。 ス リ ツ プ発生認定範囲 は 、 フ レ ー ム メ モ リ Ί の読み出 し 用 R A M カ ウ ン タ 4 の値 に よ り 設定 さ れる 。 R A M カ ウ ン タ 4 の値が 0 の場合が読み出 し 開始時期であ り 、 こ の値 に近 い時間 （ 第 Ί 0 図及び第 Ί Ί 図の矢印部分 ） に おいて 書 き込みが開始さ れた場合 は 、 ス リ ッ プが発生 し た と判断 す る 。 第 1 0 図 は 、 ス リ ッ プ発生時に新 し い書き込み開 始位相を設定す る場合の ス リ ッ プ発生認定範囲であ り 、 こ れを第 Ί Ί 図 に示す平常時の ス リ ッ プ発生認定範 H よ り も広 く と る こ と に よ り 、 よ り 厳 し い条件のも とで新 し い書き込み開始位相 を選択 し 、 よ り 安定な状態を選択す る 。
R A M カ ウ ン タ 3 に は ア ド レ スの上位 2 ビ ッ ト の みが 記憶さ れて お り 、 ア ド レ スの " 位 2 ビ ッ 卜 は フ レ ー ムの 種類 と一致す る ので フ レ ー ム カ ウ ン タ Ί 0 の値の下位 2 ビ ッ 卜 を用 いる 。 同期パ タ ー ン検出回路 2 が同期パ タ ー ンを検出 した場合は 、 制御部 6 は個別 フ ェ ー ズメ モ リ 7 と共通フ I — ズメ モ リ 8 の値を -参照 し て R A M カ ウ ン タ 3 に初期軌を設定す る 。 こ の場合初期値 は 、 0 0 も し く は Ί 0 の 2 種類のみであ る 。 フ レ ー ム メ モ リ 1 へ のデー タ 書き込みが終了 す る と R A M カ ウ ン タ 3 の値に Ί を加 える （ モ ジ ュ ラ ス 4 ) 。
以上の動作 に よ り 、 T S S I を保証 しつ つ 、 多重処理 に よ り フ レ ー ム ァ ラ イ メ ン 卜 を実行す る 。
本発明 の第 2 の実施例 を第 Ί 5 図 を用 いて説明す る 。 本実施例 に お け る フ レ ー ム ァ ラ イ ナ制御回路 は入ハ イ ゥ エ イ 1 Ί 上のデー タ の周期パ タ ー ン を検出 る同期パタ — ン検出回路 2 と 、 人ハ イ ウ ェ イ 1 Ί ヒのデ ー タ を記憶 す る フ レ ー ム メ モ リ 1 と 、 各低速フ レ ー ム の フ レ ー ム メ モ リ 1'へ の書き込み ア ド レ ス を記憶 す る R A Mカ ウ ン タ 3 と 、 読み出 し ア ド レ ス を記憶す る R A Mカ ウ ン タ 4 と 読み出 し と書き込みの位相を比較 し ス リ ッ プを検出 す る 位相比較器 5 と 、 制御部 6 と 、 高速 フ レ ー ム 内 に 格納 さ れる低速度信号 ご と に選択 し た畫き込み開始位相を記憶 す る個別 フ ェ ー ズメ モ リ 3 0 と 、 ど の前記個別 フ ヱ 一 メ モ リ 3 0を参照す べき かを示す参照メ モ リ 3 1 と 、 フ レ ー ム カ ウ ン タ 1 0 と か ら な る 。 低速 フ レ ー ム は第 3 図 に示 す よ う に A , B , C , Dの 4種類が存在 し 、 Α , Β , C , Dの順 に パイ 卜 多重さ れて 伝送さ れる 。 フ レ ー ム長 は いず れ 4バ イ 卜 で あ る 。 入ハ イ ゥ I ィ " 1 1 上で は信 号 は 8並列 に 展開 さ れて 伝送さ れて い る も の と す る 。 フ レ ー ム Αの先頭 に は同期パ タ ー ン F 1 ( 1 パ イ 卜 ） が 、 フ レ ー ム B ， C , D の先頭 に は同期 パ タ ー ン F 2 ( Ί バ イ ト ） が配置さ れ て お り 、 F Ί を周期パ タ ー ン検出 回 路 が検出 し た場合 は 、 フ レ ー ム カ ウ ン タ を ク リ ア す る 。 フ レ ー ム メ モ リ は第 2 図 に 示 す よ う に な つ て お り 、 低速 フ レ ー ム の Ί フ レ ー ム分 の容 ffiを持つ 。 書き込 み開始位相 は 0 , Ί , 2 , 3 の 4種類があ る 。 各プ ロ ッ ク の ァ ド レ ス は第 2 図 の カ ツ コ 内 に 示す よ う に な つ て お り 、 （ 0 0 0 0 - 1 1 Ί 1 ) ま でで あ る 。 ア ド レ ス の下位 2 ビ ッ 卜 は各低速フ レ ー ム の種類 に 対応 し て い る 。 ^ なわ ち 、 A は 0 0 , B は 0 Ί , Cは Ί 〇 ， D は Ί Ί で あ る 。
今 、 低速度 フ レ ー ム A ， B , C , D の う ち 、 A と 巳 と C の間で T S S I を保証する場合を想定する 。 こ の とき A , B , C の参照メ モ リ をそれぞれ異なる相手を指定す る よ う 設定 す る 。 す なわち第 Ί 3 図 に示す よ う に 、 A は C の個別 フ ェ ーズメ モ リ 3 0 を 、 B は A の個別 フ ェ ーズ メ モ リ 3 0 を 、 C は B の個別 フ 丁-一ズメ モ リ 3 0 を参照 す る よ う 設定す る 。 今 A の フ レ ー ムを処理す る場台を想 定する 。 フ レ ー ム カ ウ ン タ 1 0 の値に従 っ て フ レ ー ム A に対する ア ド レ スを個別 フ ヱ ーズメ モ リ 3 0 と参照メ モ リ 3 1 に 与え る 。 そ し て参照メ モ リ 3 1 の出力 を個別フ I — ズメ モ リ 3 0 に与える 。 これに よ り 、 制御部 6 は A が現在持 っ て いる書き込み開始位相 と 、 A が参照する相 手 （ こ の場合は G ) の書き込み開始位相を知る こ と がで き る 。 た だ し 、 個別 フ I ー ズメ モ リ はデ ュ ァ ルポー 卜 R A Mで あ る 。 さ ら に位相比較器 5 の検出す る ス リ ッ プ発 生情報をも と に第 1 4 図の操作 に従い 、 個別 フ ェ ーズメ モ リ 3 0 の内容を更新す る 。 すなわち 、 自 己の個別 フ エ — ズメ モ リ 3 0 の値 と相手方の個別 フ て ー ズメ モ リ 3 0 の値が異な っ て いる場合は 、 相手方の個別 フ ェ ーズメ モ リ 3 0 の値を自 己の個別 フ I ー ズメ モ リ 3 0 に転送す る ま た 、 自 己の個別 フ 1 ー ズメ モ リ 3 0 の値 と 相手方の個 別 フ ェ ー ズメ モ リ 3 0 の値が一致 し て い る場合でも 、 ス リ ッ プが発生 し た場合 は新 し い書き込み開始位相を選択 し 、 自 己の個別 フ I ー ズメ モ リ 3 0 の値だけ に記憶さ せ る 。 こ の よ う に 、 T S S I を保 S[ T る低速度信 号 に お い て連鎖的 に相手を指定 す る こ と に よ り 、 T S S I を保 証す る低速度信号間 に お ける共通基準位相を設定で きる 以上の動作 に よ り 、 T S S I を保証 し つ つ 、 多重処理 に よ り フ レ ー ム ア ラ イ ン メ ン ト を実行す る 。
本発明 の第 3 の実施例 を第 Ί 2 図 を用 い て 説明す る 。 本実施例 に おいて は Ί つ の現用 系 5 5 と Ί つ の予備系 5 6 が存在 す る 。 現用 系 5 5 内 に は フ レ ー ム ァ ラ イ ナ 5 1 と フ レ ー ム ァ ラ イ ナ制御部 5 3 が存在 し 、 予備系 5 6 内 に は フ レ ー ム ァ ラ イ ナ 5 2 と フ レ ー ム ァ ラ イ ナ制御部 5 4 が存在 す る 。 入力 は 〇 系多重化信号 7 1 と 1 系多重化 信号 7 2 の う ち いず れか一方が セ レ ク タ 6 0 お よ び 6 1 に よ り 選択さ れる 。 出力 は現用 系 5 5 と予備系 5 6 の う ち いず れか一方が セ レ ク タ 6 2 よ り 選択さ れる 。 制御部 5 7 は現用 系 5 5 に 障害が発生 し た 場合 に セ レ ク タ 6 2 を 予備系側 に切 り 替え る 。 こ の 時、 制御部 5 7 は現用 系 5 5 内 の フ レ ー ム ァ ラ イ ナ制御部 5 3 内 の個 別 フ ェ ー ズ メ モ リ 、 共通 フ て 一 ズメ モ リ 、 所厲メ モ リ の 内容をそ れ ぞれ予備系 5 6 内 の フ レ ー ム ァ ラ イ ナ制御部 5 4 内 の個 別 フ ー ズ メ モ リ 、 共通 フ I ー ズ メ モ リ 、 所厲メ モ リ に 転送す る 。
以上 の動作 に よ り 、 無瞬断切 り 替 え を実現す る 。
本発明 の第 4 の実施例 を第 Ί 2 図 を用 い て説明 す る 。 本実施例 に お い て は Ί つ の現用 系 5 5 と Ί つ の予備 系 5 6 が存在 す る 。 現用 系 5 5 内 に は フ レ ー ム ァ ラ イ ナ 5 1 と フ レ ー ム ァ ラ イ ナ制御部 5 3 が存在 し 、 予備系 5 6 内 に は フ レ ー ム ァ ラ イ ナ 5 2 と フ レ ー ム ァ ラ イ ナ制御部 5 4が存在寸 る 。 入力 は 0系多重化信号 7 1 と Ί 系多重化 信号 7 2の う ち いず れか一方が セ レ ク タ 60お よび 6 1 に よ り 選択さ れる 。 出力 は現用 系 5 5 と予備系 5 6のう ち いず れか一方が セ レク タ 6 2に よ り 選択さ れる 。 制御 部 5 7 は現用系 5 5内の フ レ ー ムァラ イ ナ制御部 5 3内 の個別 フ ェ ー ズメ モ リ 、 共通フ ェ ー ズメ モ リ 、 所属メ モ リ の内容が 、 それぞれ予備系 5 6内 の フ レ ー ムァラ イ ナ 制御部 5 4内の個別 フ ェ ー ズメ モ リ 、 共通 フ ェ ーズメ モ リ 、 所属メ モ リ の 内容 と常 に 一致す る よ う に 制御 す る 。
制御部 5 7 は現用 系 5 5 に 障害が発生 し た場合に セ レ ク タ 6 2を予備系側 に切 り 替える 。
以上の動作に よ り 、 無瞬断切 り 替えを実現す る 。
以上の説明か ら理解さ れる よ う に 、 本発明 に よ れば時 分割多重さ れた フ レ ー ムを多重処理に よ っ て フ レ ー 厶 ァ ラ イ ン メ ン 卜 できる と い う 効果が得 ら れる 。

Claims

請 求 の 範 囲
1 . 高速フ レ ー ム 内 に フ レ ー ム構造を有す る複数の 低速度信号 を多重 し て 伝送す る裝置 に お い て 、 フ レ ー ム ァ ラ イ ナ用 メ モ リ （ 1 ) へ の書き込み開始位相 の候補を 複数設定 し 、 前記高速 フ レ ー ム 内 に格納 さ れる低速度信 号の う ち 、 位相整合を必要 と す る低速度信号 間で共有す る竈き込み開始位相を記憶 し た共通フ ： Γ- — ズ メ モ リ （ 8 ) を参照す る こ と に よ り 前記フ レ ー ム ァ ラ イ ナ 用 メ モ リ へ の書き込み開始位相 の候補 の な かか ら 書き込み開始位相 を選択す る こ と を特徴 と す る フ レ ー ム ァ ラ イ ナ 制御方法 。
2 . 位相整合を必要 と す る低速度信号間で共有す る 畫き込み開始位相 を記憶 し た メ モ リ を参照す る方法 は 、 複数設け ら れ た前記共通 フ ェ ー ズメ モ リ の う ち 、 ど の前 記共通 フ エ 一 ズメ モ リ を参照す べ き か を示す メ モ リ （ 9 ) を介 す る 方法で あ る こ と を特徴 と す る請求の範囲第 1 項 記載の フ レ ー ム ァ ラ イ ナ制御方法 。
3 . 発生 し た ス リ ッ プが書き込み位相が読み出 し 位 相を追い越そ う と し た た め に 発 4 し た も の か 、 る い は 読み出 し 位相 が ¾き込み位相 を追い越そ う と し た た め に 発生 し た -ち のか を判 断 し 、 こ れ に よ り 新 し い書 き込 み開 始位相 の選択則 を切 り 替 え る こ と を特徴 と す る請求の範 囲第 2 項記載の フ レ ー ム ァ ラ イ ナ制御方法 。
4 . 書き込み開始位相 の選択則 に お け る選択対象 は 、 現在保持 し て い る書き込 み開始位相 に 対 し て 時 系列 的 に 進みも し く は遅れ方向 に 隣接 し た書き込み開始位相であ る こ と を特徴 と す る請求の範囲第 3 項記載の フ レー ムァ ラ イ ナ制御方法。
5 . 発生 し た ス リ ッ プが書き込み位相が読み出 し位 相 を追い越そ う と し た た め に発生 し た も のか、 ある い は 読み出 し位相が書き込み位相を追い越そ う と し たた め に 発生 し た も の かを判断 し 、 こ れに よ り 新 しい書き込み開 始位相 の選択則を切 り 替える こ と を特徴 とす る請求の範 囲第 Ί 項記載の フ レ ー ムァラ イ ナ制御方法 。
6 . 書き込み開始位相の選択則 に おける選択対象 は 現在保持 し て い る書き込み開始位相 に対 し て 時系列的 に 進みも し く は遅れ方向 に 隣接 した書き込み開始位相であ る こ と を特徴 と す る請求の範囲第 5 項記載の フ レ ーム ァ ラ イ ナ制御方法 。
7 . フ レ ー ム ァ ラ イ ンメ ン 卜 を時分割の多重処理で 行う こ と を特徴 と す る 請求の範囲第 Ί 項記載の フ レ ー ム ァ ラ イ ナ制御方法 。
8 . 初期設定 時の ス リ ッ プ判定条件 と定常時の ス リ ッ プ判定条件が異な る こ とを特徴 と す る請求の範囲第 1 項記載の フ レ ー ム ァ ラ イ ナ制御方法 。
9 . 前記低速度信号の種類が複数あ る場合は 、 異な る種類の信号 ご と に フ レー ム ァ ラ イ ナ用 メ モ リ に おけ る ス リ ッ プ発生判定条件を持つ こ と を特徴 と す る請求の範 觀第 1 項記載の フ レ ー ムァ ラ イ ナ制御方法 。
1 0 . フ レ ー ム ァ ラ イ ナ に冗長構成を持た せ 、 Ί つ の 現用 系 （ 5 5 ) と 1 つ 以上の予備系 （ 5 6 ) を並列 に運 転 す る場合、 現用系か ら 予備系 へ の切 り 替え を行 う 際 に 予め現用 系の前記共通フ I ー ズメ モ リ の 内容 を予備系の 前記共通 フ X — ズメ モ リ へ転送する こ と を特徴 と す る請 求の範囲第 Ί 項記載の フ レ ー ム ァ ラ イ ナ制御方法 。
11. フ レ ー ム ァ ラ イ ナ に 冗長構成を持た せ 、 Ί つ の 現用 系 （ 5 5 ) と Ί つ 以上の予備系 （ 5 6 ) を並列 に運 転す る場合 、 現用系の前記共通 フ ェ ー ズメ モ リ の内容 に 対 し て 予備系の前記共通 フ エ ー ズメ モ リ の 内容を常 に一 致 さ せ る こ と を特徴 と す る請求の範囲第 Ί 項記載の フ レ ー ムァ ラ イ ナ制御方法 。
12. 連続 し て発生 す る ス リ ッ プの回数を計数 し 、 前 記連続 し て 発生 す る ス リ ッ プの 回数が所定 の値 を超 え た 場合 に ？！報を送出 す る こ と を特徴 と す る請求の範囲第 1 項記載の フ レ ー ム ァ ラ イ ナ制御方法 。
13. 連続 し て発生 す る ス リ ッ プの回数を計数 し 、 前 記連続 し て 発生 す る ス リ ッ プの 回数が所定 の値を超 え た 場合 に 前記フ レ ー ム ァ ラ イ ナ用 メ モ リ へ の害き込み開始 位相を固定 す る こ と を特徴 と す る請求の範西第 1 項記載 の フ レ ー ム ァ ラ イ ナ制御方法 。
14. 高速フ レ ー ム内 に フ レ ー ム構造を有す る複数の 低速度信号 を多重 し て 伝送 す る装置 に お い て 、 フ レ ー ム ァ ラ イ ナ用 メ モ リ （ Ί ) へ の書 き込 み開始位相 の候補を 複数設定 し 、 前記高速 フ レ ー ム 内 に格納さ れる各低速度 信号 ご と に 前記フ レ ー ム ァ ラ イ ナ 用 メ モ リ へ の書 き込 み 開始位相の候補のなかか ら選択 し た書き込み開始位相を 記憶する個別フ ェ ーズメ モ リ （ 3 0 ) と 、 前記個別 フ エ ー ズ メ モ リ の う ち ど れを参照す るべきかを示す参照メ モ リ （ 3 1 ) を各低速度信号 ご と に設け 、 位相整合を必要 と す る低速度信号間で各々 異なる相手方低速度信号の個 別 フ ェ ーズメ モ リ を参照する よ う に参照メ モ リ を設定す る手段 （ 1 0 ) と 、 参照 し た相手方低速度信号の個別 フ エ ー ズメ モ リ の値を 自 己の個別 フ ヱ ーズメ モ リ に転送す る手段を有す る こ と を特徴 と す る フ レ ー ム ァラ イ ナ制御
15. フ レ ー ムア ラ イ ン メ ン ト を時分割の多重処理で 行う こ と を特徴 と す る請求の範囲第 Ί 4項記載の フ レ ー ムァ ラ イ ナ制御装置。
16. 初期設定時の ス リ ッ プ判定条件 と定常時の ス リ ッ プ判定条件が異なる こ と を特徴 と する請求の範囲第 1 4 項記載の フ レ ー ム ァ ラ イ ナ制御装置 。
17. 前記低速度信号の種類が複数あ る場合は、 異な る種類の信号ご と に フ レ ー ム ァラ イ ナ用 メ モ リ に お け る ス リ ッ プ発生判定条件を持つ こ とを特徴 と す る請求の範 囲第 Ί 4項記載の フ レー ム ァラ イ ナ制御装置 。
18. フ レ ー ムァ ラ イ ナ に冗長構成を持たせ 、 Ί つ の 現用 系 ( 5 5 ) と Ί つ 以上の予備系 （ 5 6 ) を並列 に 運 転す る場合 、 現甩系か ら 予備系へ の切 り 替え を行う 際 に 予め現用 系の j記個別 フ 1 ー ズメ モ リ の内容を予備系の 前記個別 フ ： E — ズ メ モ リ へ転送す る こ とを特徴 と す る請 求の範囲第 Ί 4 項記載の フ レ ー ム ァ ラ イ ナ制御装置。
19. フ レ ー ム ァ ラ イ ナ に冗長構成を持た せ 、 Ί つ の現 用系 （ 5 5 〉 と 1 つ以上の予備系 （ 5 6 ) を並列 に運転 す る場合 、 現用系の前記個別 フ ェ ー ズ メ モ リ の 内容 に対 し て 予備系の前記個別 フ ェ ー ズメ モ リ の 内容を常 に 一致 さ せ る手段を有 す る こ と を特徴 と す る請求の範囲第 1 4 項記載の フ レ ー ム ァ ラ イ ナ制御装置 。
20. 連続 し て発生 す る ス リ ッ プの 回数を計数 す る手 段 と 、 前記連続 し て 発生 す る ス リ ッ プの 回数が所定の値 を超え た場合 に警報を送出 す る手段を有す る こ と を特徴 と す る請求の範囲第 1 4 項記載の フ レ ー ム ァ ラ イ ナ制御 装置。
21. 連続 し て発生 す る ス リ ッ プの 回数を計数す る手 段 と 、 前記連続 し て発生 す る ス リ ッ プの回数が所定 の値 を超え た 場合 に 前記フ レ 一 ム ァ ラ イ ナ 用 メ モ リ へ の書き 込み開始位相 を 固定 す る 手段を有 す る こ と を特徴 と す る 請求 の範囲第 Ί 4 項記載の フ レ ー ム ァ ラ イ ナ 制御装置。
22. 高速 フ レ ー ム内 に フ レ ー ム構造を有す る複数の 低速度信 号を多重 し て 伝送す る装置 に お いて 、 前 記低速 度信号 を記憶 す る フ レ ー ム ァ ラ イ ナ用 メ モ リ （ Ί ) と 、 前記低速度信号 ご と に フ レ ー ム ァ ラ イ ナ用 メ モ リ へ の書 き込みア ド レ ス を指示す る辔き込み カ ウ ン タ （ 3 〉 と 、 前記低速度信 ¾ ご と に フ レ ー ム ァ ラ イ ナ 用 メ モ リ へ の読 み出 し ア ド レ ス を指示 す る読み出 し カ ウ ン タ （ 4 ) と 、 前記読み出 し カ ウ ン タ と書き込み カ ウ ン タ の値を 比較す る こ と に よ り ス リ ッ プの発生を検出す る位相比較器 （ 5 ) と 、 高速フ レ ー ム内 に格納さ れる低速度信号 ご と に選択 し た書き込み開始位相 を記憶す る第 Ί の メ モ リ （ 7 ) と 、 位相整合を必要 とす る前記複数低速度信号間 に共通す る 書き込み開始位相を記憶す る第 2 の メ モ リ （ 8 ) と 、 ど の前記第 2 のメ モ リ を参照す べきかを示す第 3 のメ モ リ ( 9 ) と 、 前記第 1 の メ モ リ の内容 と前記第 2のメ モ リ の内容を比較 し た結果お よび前記位相比較器が検出す る ス リ ッ ズ発生情報に よ り 前記フ レ ー ムァラ イ ナ用 メ モ リ へめ書き込み開始位相を選択す る回路 と か ら なる フ レー ム ァ ラ イ ナ 。
23. 髙速フ レ ー ム内 にフ レー ム構造を有す る複数の 低速度信号を多重 し て伝送する装置に お いて 、 前記低速 度信号を記憶す る フ レ ー ム ァ ラ イ ナ用 メ モ リ （ 1 ) と 、 前記低速度信号 ご と に フ レ ー ムァ ラ イ ナ用 メ モ リ へ の罄 き込みア ド レ スを指示す る書き込みカ ウ ン タ （ 3 ) と 、 前記低速度信号 ご と に フ レ ー ムァ ラ イ ナ用 メ モ リ への読 み出 し ア ド レス を指示する読み出 し カ ウ ン タ （ 4 ) と 、 前記読み出 し カ ウ ン タ と書き込みカ ウ ン タ の値を比較す る こ と に よ り ス リ ッ プの発生を検出す る位相比較器 （ 5 ) と 、 高速 フ レ ー ム 内 に格納 さ れる低速度信号 ご と に選択 し た書き込み開始位相を 記憶す る第 Ί の メ モ リ （ 3 0 ) と 、 位相整合を必要 と す る 前記複数低速度信号間で ど の 前記第 Ί の メ モ リ を参照す べきかを 7了くす第 2 の メ モ リ ( 3 1 ) と 、 当 該低速度信号 に割 り 当 て ら れ た ア ド レ ス に お け る前記第 1 の メ モ リ の 内容 と 当該低速度信号 に割 り 当 て ら れ た ア ド レ ス に お け る前記第 2 の メ モ リ の 内容 に よ り 指定さ れた ア ド レ ス に お け る前記第 1 の メ モ リ の 内容 と を 比較 し た結果お よび前記位相比較器が検出 す る ス リ ッ プ発生情報に よ り 前記 フ レ ー ム ァ ラ イ ナ用 メ モ リ へ の龕き込み開始位相 を選択 す る回路 と か ら な る 7 レ ー ム ァ ラ イ ナ 。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2604965B2 (ja) * 1992-06-17 1997-04-30 日本電気株式会社 パス監視ビット抽出装置
US6083253A (en) * 1997-06-26 2000-07-04 Ogama; Kenji Skin-contact type medical treatment apparatus
US6044286A (en) * 1997-07-31 2000-03-28 Kabushiki Kaisha Bangahdo Skin-contact type medical treatment apparatus
JP2002101146A (ja) * 2000-09-21 2002-04-05 Hitachi Telecom Technol Ltd バルク通信装置およびバルク通信システムならびにバルク通信制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63131735A (ja) * 1986-11-21 1988-06-03 Nippon Telegr & Teleph Corp <Ntt> 多重フレ−ムアライナ
JPH01100544U (ja) * 1987-12-25 1989-07-06

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2066627B (en) * 1979-12-13 1983-12-07 Plessey Co Ltd Pcm frame aligner with frame slip characteristic
JPS6150435A (ja) * 1984-08-18 1986-03-12 Mitsubishi Electric Corp プレジオクロナス整合装置
CA1253639A (en) * 1986-01-22 1989-05-02 Alan F. Graves Frame alignment of tributaries of a t.d.m. bit stream
CA1311818C (en) * 1987-12-29 1992-12-22 Nec Corporation Time division switching for multi-channel calls using two time switch memories acting as a frame aligner

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63131735A (ja) * 1986-11-21 1988-06-03 Nippon Telegr & Teleph Corp <Ntt> 多重フレ−ムアライナ
JPH01100544U (ja) * 1987-12-25 1989-07-06

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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