JP2931195B2 - 非同期転送モード（ａｔｍ）スイッチ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、二重（すなわち、運用
系および待機系）バッファメモリユニットの同期化に関
し、特に、バッファメモリユニットの再同期化を開始す
る構成を含むＡＴＭスイッチ装置に関する。

【０００２】

【従来の技術】システム構成において、二重バッファメ
モリユニットは、故障時のいわゆる「不稼働時間」を減
らすために運用系および待機系の配置で使用されること
により、システムの信頼性を改善する。このような二重
メモリシステム構成によれば、正確なシステム動作に
は、各メモリユニットの内容の完全な一致が必要であ
る。上記二重メモリユニットの同期化が実現された従来
の構成が知られている。

【０００３】データＡＴＭ伝送は、セルと呼ばれる固定
長パケットを伝達単位とする伝送方式である。したがっ
て、ＡＴＭの技術分野において、セルとパケットとは同
義である。

【０００４】上記従来の二重メモリ構成によれば、セル
を記憶するために複数の待ち行列が使用される。各待ち
行列は、１対１でメモリユニットの入力または出力のい
ずれかと連係する。従来技術の構成によれば、運用系メ
モリユニットと待機系メモリユニットとの同期化は、各
待ち行列について待ち行列長さカウンタを使用し、全カ
ウンタが少なくとも一度は０に達した時を監視すること
により実現されている。

【０００５】

【発明が解決しようとする課題】上記従来の構成は、同
期化が開始された後の特定の時に、二重メモリが同期す
ることを示しているが、同期が外れた後の再同期化が開
始される時と方法については不明である。同期が得られ
た後に、運用系メモリおよび待機系メモリの対応する待
ち行列の内容がいずれかのセル時間間隔内で異なること
になれば、問題が生じることがある。

【０００６】

【課題を解決するための手段】複数のスイッチ入力と複
数のスイッチ出力とを有するＡＴＭスイッチ装置であっ
て、複数の入力と複数の出力と複数の待ち行列とを有す
る第１メモリユニットであって、各待ち行列は、１対１
で上記スイッチ入力および／またはスイッチ入力に入力
されるセルを記憶するための複数の第１メモリ手段出力
と対応する第１メモリユニットと、複数の入力と複数の
出力と複数の待ち行列とを有する第２メモリユニットで
あって、各待ち行列は、１対１で上記スイッチ入力およ
び／またはスイッチ入力に入力されるセルを記憶するた
めの複数の第２メモリ手段出力と対応する第２メモリユ
ニットとを含み、上記スイッチ入力への入力セルは、各
第１メモリユニット入力、および、対応する第２メモリ
ユニット入力に二重に供給され、各第２メモリユニット
待ち行列は、１対１基準で各第１メモリユニット待ち行
列に対応するＡＴＭスイッチ装置において、第１メモリ
ユニット待ち行列のセルの数を表示する複数の第１標識
を得る第１表示手段であって、各第１標識は、１対１基
準で各第１メモリユニット待ち行列と対応する第１表示
手段と、複数の第２メモリユニット待ち行列のセルの数
を表示する複数の第２標識を得る第２表示手段であっ
て、各第２標識は、１対１で各第２メモリユニット待ち
行列と対応する第２表示手段と、上記第１メモリユニッ
ト待ち行列および上記第２メモリユニット待ち行列内の
セルの数の不一致が存在するか否かを判定するため、各
第１標識と各第２標識とを比較する比較手段と、上記比
較結果が１個以上の不一致を示すときは、上記第１メモ
リユニットと上記第２メモリユニットとの再同期化を開
始する開始手段とからなる。

【０００７】

【作用】従来の二重メモリユニット構成の問題は、運用
系メモリユニットおよび待機系メモリユニット内の対応
する待ち行列のセル内容の一致に基づいて、セル時間間
隔毎に再同期化決定を行うことにより解決される。いず
れかのセル時間間隔内に運用系メモリユニットおよび待
機系メモリユニット内の対応する待ち行列のセル内容の
不一致が生じれば、再同期化が開始されうる。

【０００８】本発明の実施例によれば、運用系メモリユ
ニットおよび待機系メモリユニット内の対応する待ち行
列内のデータの長さ（すなわち、対応する待ち行列内に
記憶されたセルの数）は、セル時間間隔毎で比較され
る。いずれかの待ち行列内に記憶されたセルの数がいず
れかのセル時間間隔内で他方のメモリユニット内の対応
待ち行列内のセルの数と異なるときは、運用系および待
機系メモリユニットの再同期化が開始される。

【０００９】本発明の他の実施例によれば、運用系メモ
リユニットおよび待機系メモリユニット内の対応する待
ち行列の全出力がセル時間間隔毎で比較される。比較結
果が一方のメモリユニット内の１個以上の待ち行列出力
が他方のメモリユニット内の対応する待ち行列の出力と
異なることを示しているときは、再同期化が開始され
る。

【００１０】

【実施例】図１は、本発明の一実施例にかかる二重Ｎ×
Ｎスイッチ装置１００の簡単化ブロック線図である。ス
イッチ１００は、非同期転送モード（ＡＴＭ）交換およ
び／または伝送システムでの使用に特に適する。このよ
うなシステムは、独立のスイッチ１００または、このよ
うな複数のスイッチ１００からなるスイッチの一部であ
ってもよい。スイッチ１００は、故障に耐えうるために
運用および待機モードで動作するように配置された１対
のＮ×Ｎスイッチモジュール１０１および１０２を含
む。

【００１１】各スイッチモジュール１０１および１０２
は、バッファメモリ・制御ユニット１２６および１２７
を含む。各バッファメモリ・制御ユニット１２６および
１２７は、複数の入力端１１２−１〜１１２−Ｎからの
受信セルを記憶し、出力端１１４−１〜１１４−Ｎへ制
御して供給するためのコントローラ（図示せず）によっ
て制御されるＮ（複数）個の待ち行列（図示せず）を含
む。このようなバッファメモリ・制御ユニットは、当業
者に周知である。

【００１２】また、各スイッチモジュール１０１および
１０２は、待ち行列（Ｑ）長さ比較器１０３および１０
４を含む。待ち行列長さ比較器１０３は、空待ち行列
（Ｑ）比較器１０５および待ち行列空き表示器１０６を
含む。同様に、待ち行列長さ比較器１０４は、空待ち行
列比較器１０７および空待ち行列表示器１０８を含む。

【００１３】受信デジタル信号は、入力端１１０−１〜
１１０−Ｎおよび受信伝送路インタフェース１１１−１
〜１１１−Ｎを経て、各スイッチモジュール１０１およ
び１０２の入力端１１２−１〜１１２−Ｎに供給され
る。各受信伝送路インタフェースは、クロック回復、フ
レーム同期および通常デジタル受信伝送路インタフェー
スユニットに関連する周知機能のような機能を行う。

【００１４】また、ＡＴＭシステムについて、受信伝送
路インタフェースユニット１１１は、ＡＴＭシステムに
ついて周知のセル同期、および、これと類似の機能を行
う。ＡＴＭシステムにおいて、受信されたＡＴＭセルス
トリームは、一般に、空セル、および、有効セルを含む
連続したＡＴＭセルストリームを含む。図１に示された
実施例では、ＡＴＭ伝送速度は、ＳＴＭ（同期転送モー
ド）−１速度として公知の１５５．５２メガビット／秒
の例を用いて説明する（本発明は、この点に限定されな
いが）。ＡＴＭセルストリームには、一般的には、ビッ
ト／ワードクロックが付随する。（ビット／ワード）ク
ロックは、本発明の実施形態がシリアル処理のときは、
ＡＴＭセルストリームのビット速度のクロックであって
も、また、さらに一般的に、データが並列バスで伝達さ
れているときは、ＡＴＭセルストリームビット速度の約
数であってもよい。また、固定長セルの境界を示すセル
クロックが存在する。当業者であれば、本発明を適用す
るＡＴＭシステム内の上記クロックの使用方法が判るは
ずである。

【００１５】受信ラインインタフェースユニット１１１
−１〜１１１−Ｎの出力は、各スイッチモジュール１０
１および１０２の入力端１１２−１〜１１２−Ｎの両方
に供給され、そして、これらスイッチモジュール１０１
および１０２内のバッファメモリ・制御ユニット１２６
および１２７内のＮ個の待ち行列に、それぞれ供給され
る。スイッチモジュール１０１および１０２（それぞ
れ、０系スイッチモジュールおよび１系スイッチモジュ
ールともいう）は、互いに冗長である（すなわち、両ス
イッチモジュールの内部状態、および、両スイッチモジ
ュールのＮ個の待ち行列は、同一であるべきである）。
すなわち、スイッチモジュール１０１および１０２それ
ぞれのバッファメモリ・制御ユニット１２６および１２
７のそれぞれのＮ個の待ち行列のセル内容は、同一であ
るべきである。

【００１６】スイッチモジュール１０１および１０２
は、全Ｎ個の入力端で同時に動作し、Ｎ個の出力、すな
わち、スイッチモジュール１０１のために出力１１４−
１および１１４−Ｎを出力し、スイッチモジュール１０
２のために出力１１５−１〜１１５−Ｎを出力する。こ
れらの出力は、対になって伝送路インタフェースユニッ
ト１１６−１〜１１６−Ｎに供給される。

【００１７】したがって、スイッチモジュール１０１の
出力１１４−１およびスイッチモジュール１０２の出力
１１５−１は、伝送路インタフェースユニット１１６−
１に供給され、スイッチモジュール１０１の出力１１４
−Ｎおよびスイッチモジュールの出力１１５−Ｎは、伝
送路インタフェースユニット１１６−Ｎに供給される。
以下、伝送路インタフェースユニット１１６−１のみ詳
細に説明する。

【００１８】他の全ての伝送路インタフェースユニット
１１６は、その構成および動作が同一である。このよう
に、スイッチモジュール１０１の出力１１４−１および
スイッチモジュール１０２の出力１１５−１は、伝送路
インタフェースユニット１１６−１のセル選択・比較器
１１７に供給され、該セル選択・比較器１１７内の２対
１選択器１１９とセル比較・空セル検出器１２０とに供
給される。

【００１９】２対１選択器１１９は、プロセッサ１２３
から出力された選択制御信号（ＳＥＬ）に応答して、０
系の１０１または１系の１０２がそれぞれ運用スイッチ
モジュールとして指定されたか否かに応じて出力１１４
−１または１１５−１を選択する。２対１選択器１１９
の出力は、出力１２２−１による伝送前に伝送路インタ
ーフェース１１８によりさらに処理される。伝送路イン
ターフェース１１８は、さらに、周知の方法で、伝送の
ためにデジタル信号のフォーマットおよびタイミングに
関連する処理を行う。

【００２０】セル比較・空セル検出器１２０の出力は、
同期外れか否かを判定するセル比較器（ＣＣＳＭ）１２
１により処理される。同期外れが発生したときは、同期
外れ信号ＯＳＣ−１がプロセッサ１２３に供給される。
リセット信号は、セル比較器１２１を同期状態にリセッ
トする要求があったとき、プロセッサ１２３から供給さ
れる。

【００２１】上述した通り、二重Ｎ×Ｎスイッチ装置１
００の正常動作中は、０系のスイッチモジュール１０１
と１系のスイッチモジュール１０２とは、常時、同期し
ていることが望ましい。同期外れ状態が検出されること
により、その後、各セル時間間隔内に、０系のスイッチ
モジュール１０１および１系のスイッチモジュール１０
２内の対応するＮ個の待ち行列のそれぞれの全内容の一
致のために比較されることが必要となる。

【００２２】スイッチモジュール１０１および１０２の
それぞれ内に数１００の待ち行列が存在することがあ
り、各待ち行列が数千のセルを記憶する容量を有し、各
セルが数百のビットを含むので、セル時間間隔毎の待ち
行列の内容の直接比較は、複雑となり過ぎ、高価となり
過ぎることになる。

【００２３】スイッチモジュール１０１および１０２の
待ち行列の一致が、本発明の実施者にとって、上述した
直接比較構成に比べて極めて簡単な方法で間接的に判定
される方法であり、その構成が本発明の中心的要素とも
なる。以下に述べる構成のいずれか一方は、再同期化を
開始するために、個別に使用するか、または、性能をさ
らに良くするために同時に使用することができる。これ
らの方法および構成の２つの実施例が後述されている
が、実施例に具体化された本発明の原理が他の同等の装
置および方法に適用されることは、当業者には明らかな
はずである。

【００２４】一の実施例は、待ち行列長さ比較器１０３
および１０４を使用することにより、０系のスイッチモ
ジュール１０１および１系のスイッチモジュール１０２
として実現される。待ち行列長さ比較器１０３は、空待
ち行列比較器１０５および空待ち行列表示器１０６の組
合わせを含み、待ち行列長さ比較器１０４は、空待ち行
列比較器１０７および空待ち行列表示器１０８の組合わ
せを含む。待ち行列長さ比較器１０３および１０４の構
成および動作は、同一なので、０系のスイッチモジュー
ル１０１内の待ち行列長さ比較器１０３の動作のみ説明
する。

【００２５】空待ち行列表示器１０６は、Ｎ個の２進空
待ち行列標識信号を生じる。各空待ち行列標識信号は、
スイッチモジュール１０１内のバッファメモリ内のＮ個
の待ち行列のうち対応する待ち行列が空か否かを示す。
すなわち、各空待ち行列標識信号は、対応する待ち行列
が出力として蓄積しているセルが存在するか否かを表示
する。

【００２６】Ｎ個の空待ち行列標識信号は、Ｎ本の線１
２４を経てスイッチモジュール１０１内の空待ち行列比
較器１０５およびスイッチモジュール１０２内の空待ち
行列比較器１０７に供給される。同様に、スイッチモジ
ュール１０２内の空待ち行列表示器１０８から出力され
たＮ個の信号は、Ｎ本の線１２５を経て空待ち行列比較
器１０７およびスイッチモジュール１０１内の空待ち行
列比較器１０５に供給される。

【００２７】これらの空待ち行列標識信号は、スイッチ
モジュール１０１および１０２内の各バッファ・制御ユ
ニット１２６および１２７内の待ち行列を管理する公知
の待ち行列制御回路（図示せず）から容易に得られる。
例えば、対応する待ち行列が空の時、すなわち、０セル
の計数が得られた時を判定する待ち行列長さカウンタを
使用することは、公知である。

【００２８】空待ち行列表示器１０６および１０８から
空待ち行列比較器１０５に供給されたＮ個の空待ち行列
標識信号は、１対毎に比較される。各セル時間間隔にお
いて、空待ち行列比較器１０５は、Ｎ番目の待ち行列の
Ｎ対のＮ状態比較を行う。Ｎ対の待ち行列内の１対以上
が一致しないことは、スイッチモジュール１０１および
１０２が非同期であることを示し、この標識は、空待ち
行列比較器１０５から出力された同期外れ（ＯＳＱ
（０））信号によって行われる。類似のＯＳＱ（１）信
号は、空待ち行列比較器１０７から供給されることにな
る。これらＯＳＱ（０）信号およびＯＳＱ（１）信号
は、プロセッサ１２３に供給される。

【００２９】図２は、図１に示された空待ち行列比較器
１０５および１０７の一の実施例を示す。空待ち行列比
較器は、比較器ブロック２０１−１〜２０１−Ｎを含
む。各比較器ブロック２０１−１〜２０１−Ｎは、各１
対の空待ち行列標識１２４−１，１２５−１、ないし、
各１対の空待ち行列標識１２４−Ｎ，１２５−Ｎに対応
する。出力は、各比較器ブロック２０１−１〜２０１−
ＮからＮＯＲゲート２０５に供給される。比較器ブロッ
ク２０１−１〜２０１−Ｎの構成および動作は、同一な
ので、比較器ブロック２０１−１のみを詳細に説明す
る。

【００３０】各１対の空待ち行列標識１２４−１または
１２５−１が、対応する待ち行列が空であることを示す
論理１であるときは、本実施例では、上記一方が稼動中
である。各１対の空待ち行列標識１２４−１および１２
５−１は、排他的ＯＲゲート２０２−１に供給される。
各１対の空待ち行列標識１２４−１および１２５−１が
一致しないときは、排他的ＯＲゲート２０２−１は、そ
の出力端に論理１信号を生じる。

【００３１】セルクロック２０４により特定される各セ
ル時間間隔において、フリップフロップ２０３−１は、
排他的ＯＲゲート２０２−１の出力状態をラッチする。
セルクロック２０４は、幾つかの公知の方法で得てもよ
い。

【００３２】フリップフロップ２０３−１は、以下の様
に動作するＤ型フリップフロップである。すなわち、フ
リップフロップ２０３−１のイネーブル（Ｅ）入力端が
アクティブ（論理１）の場合において、セルクロックが
供給されたときは、データ入力端（Ｄ）への入力が出力
端（Ｑ）に現われる。他の場合には、出力端（Ｑ）は、
変化しない。リセット入力端（Ｒ）がアクティブ（論理
０）のときは、出力端（Ｑ）は、（Ｄ）および（Ｅ）入
力端の状態にかかわらず、論理０に設定される。

【００３３】各１対の空待ち行列標識１２４−１および
１２５−１は、セルクロック２０４の出力と同期してい
るので、フリップフロップ２０３−１の出力端（Ｑ）
は、各１対の空待ち行列標識１２４−１と１２５−１と
の最初の不一致に基づいて、アクティブとなり、また、
プロセッサ１２３から供給されたアクティブリセット
（論理０）信号によるリセットまで、アクティブ状態の
ままである（図１参照）。

【００３４】ＮＯＲゲート２０５は、比較器ブロック２
０１−１〜２０１−ＮのＮ個の出力標識を結合する。Ｎ
ＯＲゲート２０５の結合出力は、ラッチ２０６に供給さ
れる。ラッチ２０６は、Ｎ対の空待ち行列標識１２４お
よび１２５いずれか１つがいずれかのセル時間間隔にお
いて不一致を示すときは、アクティブ状態に設定され
る。ラッチ２０６は、プロセッサ１２３から出力された
アクティブリセット信号に応答してリセットされるま
で、プロセッサ１２３にアクティブ（論理１）出力ＯＳ
Ｑを供給する。

【００３５】ランダム信号が到着する定常状態の待ち行
列システムによれば、各待ち行列が間欠的に空となるこ
とは、待ち行列の分野においてよく理解されている。し
たがって、対応する待ち行列の長さの不一致は、短い
（待ち行列内のセルの数が少ない）方の待ち行列が空で
あり、長い（待ち行列内のセルの数が多い）方の待ち行
列が１個以上のセルを残しているとき、明らかとなる。
その瞬間、空待ち行列比較器１０５は、上記不一致を検
出する。

【００３６】スイッチモジュール１０１と１０２が同期
外れとなる一の主現象は、スイッチモジュール１０１ま
たは１０２内の１個以上の待ち行列に対するセル（それ
ぞれ、「損失セル」または「誤挿入セル」ということも
ある）の損失または誤挿入なので、本発明にかかる方法
は、本発明者の諸原理に従って、上記状態のいずれか一
方により引起される同期外れを効果的および簡単に検出
する。

【００３７】再同期化の開始時を検出する他の装置およ
び方法は、各伝送路インタフェースユニット１１６−１
〜１１６−Ｎ内のセル比較・空セル検出器１２０および
セル比較器状態機１２１の組合わせにより実現される。

【００３８】各セル時間間隔において、セル比較・空セ
ル検出器１２０は、スイッチモジュール１０１の出力１
１４−１におけるセルの内容とスイッチモジュール１０
２の出力１１５−１におけるセルの内容とを比較する。
これらのセル内のいずれかのビットがセルの内容の相違
を示すときは、セル比較・空セル検出器１２０は、セル
比較器１２１へこの状態を表示する出力を供給する。例
えば、セル比較・空セル検出器１２０の出力は、４個の
比較状態のうち１個を示すことができる。すなわち、こ
れらの比較状態は、全セルが一致し、かつ、空セルか否
か、または、全セルが一致し、かつ、有効セルか、また
は、全セルが１個のビット位置で異なるか否か、また
は、全セルが２個以上のビット位置で異なるか否かであ
る。

【００３９】空セル検出は、受信セルヘッダを空セルバ
タンと比較することにより、公知の方法で実現される。
例えば、空セルは、国際電信電話諮問委員会勧告Ｉ．３
６１，表題「Ｂ−ＩＳＤＮ ＡＴＭレイヤ仕様」に定義
されたヘッダを有する。

【００４０】セル比較器１２１は、予め定義された方法
で、与えられた標識を処理する。例えば、セル比較器１
２１は、一つのビットの不一致がランダムビット誤りを
示すので、同期外れ状態と表示する前に、セル間の複数
ビットの不一致が起こるまで待機させることができる。
同様に、セル比較器１２１は、同期状態への復帰を表示
する前に、複数個の連続したセルが一致するまでの間待
機させることができる。

【００４１】また、セル比較器１２１の性能は、セル比
較器１２１にセル比較・空セル検出器１２０の両入力で
の空セルの出現を無視させることにより、かなり改善す
ることができる。これは、負荷が少なく空セルの出現が
無視できないときは、空セルにって誤って同期状態と判
定するほどに、空セル数が多くなることもあるので、重
要である。

【００４２】図３は、セル比較器１２１の動作が同期状
態から、同期外れ状態に向かうときのセル比較器１２１
の一つの動作例を示すフローチャートをである。したが
って、セル比較器１２１の動作は、同期状態にあるステ
ップ３０１で開始されると仮定される。その後、ステッ
プ３０２は、スイッチモジュール１０１および１０２か
ら出力されたセルの不一致の数（ｎ）をｎ＝０に設定す
る。

【００４３】ステップ３０３は、スイッチモジュール１
０１および１０２から出力されたセル内の全ビットを比
較する。ステップ３０４は、全セルが等しいか否かを判
定する。ステップ３０４でのテスト結果が「ｙｅｓ」の
ときは、ステップ３０５は、全セルが空セルか否かを判
定するためにテストする。この判定は、セルの内容から
公知の方法で容易に得られる。テスト結果がｙｅｓのと
きは、制御がステップ３０３に戻される。ステップ３０
５でのテスト結果がｎｏのときは、全セルは、一致し、
かつ、有効セルであり、ステップ３０６は、ｎ＝０を設
定し、制御がステップ３０３に戻される。ステップ３０
４でのテスト結果がｎｏのときは、ステップ３０７は、
２個以上のビットが誤りであるか否かを判定するための
テストを行う。

【００４４】ステップ３０７でのテスト結果がｙｅｓの
ときは、ステップ３０８は、１つづつｎを増加させる
（すなわち、ｎ＝ｎ＋１を設定する）。ステップ３０７
でのテスト結果がｎｏのときは、制御がステップ３０９
に渡される。

【００４５】ステップ３０９は、ｎがスイッチモジュー
ル１０１および１０２から出力されたセルと異なる連続
セルの所定数Ｐと一致するか否かを判定するためのテス
トを行い、再度、一致した空セルを計数に算入しない。
ステップ３０９でのテスト結果がｎｏのときは、制御が
ステップ３０３に戻される。ステップ３０９でのテスト
結果がｙｅｓのときは、Ｐ個の連続不一致が検出された
後、同期外れ状態がステップ３１０を経て宣言され、Ｏ
ＳＣ−１信号がプロセッサ１２３に供給される（図１参
照）。

【００４６】パラメタＰは、システムの要求性能および
特徴に基づいて選定することができるが、一般的には、
小さな値（すなわち、１個または２個のセル程度）とな
ることになる。当業者は、本発明の本実施例の本質およ
び範囲から逸脱することなく同期外れ状態を判定する他
のアルゴリズムを使用することができる。

【００４７】図４は、セル比較器１２１の動作が同期外
れ状態から、同期状態に向うときのセル比較器１２１の
動作を説明するフローチャートである。過程は、ステッ
プ３１０を経て開始される（すなわち、非同期状態であ
る）。その後、ステップ４０１は、セル計数をｎ＝０に
設定する。

【００４８】ステップ４０２は、スイッチモジュール１
０１および１０２から出力されたセルを比較する。その
後、ステップ４０３は、全セルの内容が一致するか否か
を判定する。テスト結果がｎｏの時は、ステップ４０４
は、ｎ＝０を設定し、制御をステップ４０２に戻す。ス
テップ４０３のテスト結果がｙｅｓのときは、全セルの
内容は、一致し、ステップ４０５は、これらのセルが空
セルか否かを判定する。テスト結果がｙｅｓのときは、
制御がステップ４０２に戻される。

【００４９】ステップ４０５でのテスト結果がｎｏのと
きは、ステップ４０６は、セル計数ｎを１つづつ増加す
る（即ち、ｎ＝ｎ＋１を設定する）。その後、ステップ
４０７は、セル計数がスイッチモジュール１０１および
１０２から出力された、一致した連続セルの所定数Ｑに
等しいか否かを判定するためテストする。テスト結果が
ｎｏのときは、制御がステップ４０２に戻される。ステ
ップ４０７でのテスト結果がｙｅｓのときは、同期状態
３０１が宣言される。

【００５０】パラメタＱも、システムの要求性能および
特徴に基づいて選択しうるが、一般的に、幾つかのセル
程度であって、パラメタＰより大きいことになる。

【００５１】スイッチモジュール１０１から出力された
同期外れ標識ＯＳＱ（０）、スイッチモジュール１０２
から出力された同期外れ標識ＯＳＱ（１）および伝送路
インタフェースユニット１１６−１〜１１６−Ｎから出
力された同期外れ標識ＯＳＣ−１〜ＯＳＣ−Ｎは、図１
に示されたプロセッサ１２３に供給される。これらの全
同期外れ標識信号は、ラッチされ、そのため、プロセッ
サ１２３がいずれか一のセル時間間隔内に応答する必要
がない。アクティブとなっている同期外れ標識信号のう
ちいずれか１個は、スイッチモジュール１０１および１
０２が非同期であることを示すが、プロセッサ１２３
は、同期外れと判定をする幾つかの手順のいずれか１個
を実現しうる。例えば、プロセッサ１２３は、まず、ス
イッチモジュール１０１および１０２内の空待ち行列比
較器１０５および１０７、および、伝送路インタフェー
スユニット１１６−１〜１１６−Ｎ内の各セル比較器１
２１をリセットしうるとともに、同期外れ状態が再び現
われるのを確証することができる。

【００５２】プロセッサ１２３は、スイッチモジュール
１０１および１０２が同外れ期であることを確証する
と、スイッチモジュール１０１および１０２を再同期化
する手順を開始することになる。有効な同期方法の一例
は、上述した米国特許出願第０７／７３９，９２８号に
記載されている。プロセッサ１２３で使用される手順
は、２個以上の同期外れ標識信号が活動化されたことに
よることができる。スイッチモジュール１０１および１
０２が再同期化されると、プロセッサ１２３は、リセッ
ト信号を活動化し、空待ち行列比較器１０５および１０
７および伝送路インタフェースユニット１１６−１〜１
１６−Ｎ内の全セル比較器１２１をリセットし、その
後、スイッチモジュール１０１および１０２の再同期化
を開始するため、次に生じる同期外れ状態を検出するよ
う準備する。

【００５３】本発明の諸原理によれば、上記構成および
概念は、多段スイッチにも適用されうる。この説明のた
め、多段スイッチは、図１に示された１段スイッチ１０
０が備えていない以下の追加的特徴を備えると仮定され
る。すなわち、多段スイッチは、二重スイッチモジュー
ルからなる２個以上のカスケード結合またはネットワー
ク化されたスイッチ段から構成されていてもよい。

【００５４】各スイッチモジュールは、該スイッチモジ
ュールと関連の待ち行列セットを有し、各スイッチ段
は、前段および後段のスイッチがいわゆる「独立の切替
ブロック」（すなわち、段２の０系スイッチモジュール
が段１の０系および１系の両スイッチモジュールの入力
を受信し、これら２個の入力のうち１個を選択する）と
なるように、前スイッチ段との間に交絡があってもよ
い。

【００５５】図５は、本発明の他の実施例にかかる多段
スイッチ５００のブロック構成図である。本実施例によ
れば、多段スイッチ５００の第１段は、それぞれ待ち行
列長さ比較器１０３および１０４を含むＮ×Ｎ個のスイ
ッチモジュール１０１および１０２を含む。スイッチモ
ジュール１０１および１０２の構成および動作は、図１
との関係において上述したものと同一である。

【００５６】多段スイッチ５００の第２段は、同一型出
力段５０１−１〜５０１−Ｎからなる。従って、出力段
５０１−１のみを詳細に説明する。詳しく言えば、出力
段５０１−１は、０系のデマルチプレクサ（ＤＥＭＵ
Ｘ）段５０２と１系のデマルチプレクサ段５０３とを含
む。

【００５７】デマルチプレクサ段５０２は、セル選択・
比較器１１７（０）０系デマルチプレクサ段５０４およ
び待ち行列長さ比較器１０３−１を含む。同様に、デマ
ルチプレクサ段５０４は、セル選択・比較器１１７
（１）、１系デマルチプレクサ段５０５および待ち行列
長さ比較器１０４−１を含む。

【００５８】セル選択・比較器１１７（０）およびセル
選択・比較器１１７（１）は、その構成および動作にお
いて、図１に示され上述されたセル選択・比較器１１７
と同一である。したがって、両セル選択・比較器１１７
（０）および１１７（１）には、０系スイッチモジュー
ル１０１から出力１１４−１が供給され、１系スイッチ
モジュール１０２から出力１１５−１が供給される。

【００５９】セル選択・比較器１１７（０）は、プロセ
ッサ５１０から出力されたＳＥＬ１制御信号に応答し
て、デマルチプレクサ段５０４に至る出力１１４−１上
の信号または出力１１５−１上の信号のいずれかを選択
する。また、セル選択・比較器１１７（０）は、上述さ
れ図１に示されたセル選択・比較器１１７と同一の方法
で同期外れ標識ＯＳＣ−１（０）を生じるように動作す
る。

【００６０】デマルチプレクサ段５０４は、セル選択・
比較器１１７（０）からデマルチプレクサ段５０４に供
給された信号をＭ個の信号に分離するように動作する。
これらの各信号は、入力としてデマルチプレクサ段５０
４に供給された信号の１／Ｍの速度を有する。これらＭ
個の信号は、出力５１１−１〜５１１−Ｍを経てセル選
択・比較器１１７−１〜１１７−Ｍに供給される。デマ
ルチプレクサ段５０４は、Ｍ個の待ち行列およびこれと
関連する待ち行列回路（図示せず）を含む。

【００６１】待ち行列長さ比較器１０３−１は、デマル
チプレクサ段５０４および５０５内の待ち行列の長さを
比較するためにＭ個の待ち行列および５０４内の関連待
ち行列制御回路と共に動作する。待ち行列長さ比較器１
０３−１の構成および動作は、図１に示され上述された
待ち行列Ｑ−長さ比較器１０３と類似する。比較される
待ち行列の数がＭであり、待ち行列長さ比較器１０３−
１〜１０３−Ｍがデマルチプレクサ段５０４に供給され
る信号のビット速度の１／Ｍであるビット速度で動作し
ていることのみが相違する。この目的のため、Ｍ個の空
待ち行列き標識が待ち行列長さ比較器１０３−１から延
びたＭ本の線５０８を経て空待ち行列き比較器１０４−
１に供給され、また、逆にＭ本の線５０９を経て待ち行
列長さ比較器１０３−１に供給される。したがって、待
ち行列長さ比較器１０３−１は、プロセッサ５１０に供
給された同期外れ標識ＯＳＱ−１（０）を生じるように
動作する。

【００６２】同様に、セル選択・比較器１１７（１）
は、プロセッサ５１０から出力されたＳＥＬ１制御信号
に応答して、デマルチプレクサ段５０５に至る出力１１
４−１上の信号または出力１１５−１上の信号を選択す
る。また、セル選択・比較器１１７（１）は、上述され
図１に示されたセル選択・比較器１１７と同一の方法で
非同期標識信号ＯＳＣ−１（１）を生じるように動作す
る。

【００６３】デマルチプレクサ段５０５は、セル選択・
比較器１１７（１）からデマルチプレクサ段５０５に供
給された信号をＭ個の信号に分離するように動作する。
これらの各信号は、入力としてデマルチプレクサ段５０
４に供給された信号の１／Ｍの速度を有する。これらＭ
個の信号は、出力５１２−１〜５１２−Ｍを経てセル選
択・比較器１１７−１〜１１７−Ｍに供給される。デマ
ルチプレクサ段５０４は、Ｍ個の待ち行列およびこれと
関連する待ち行列回路（図示せず）を含む。

【００６４】待ち行列長さ比較器１０４−１は、デマル
チプレクサ段５０４および５０５内の待ち行列の長さを
比較するためにＭ個の待ち行列およびデマルチプレクサ
段５０５内の関連待ち行列制御回路と共に動作する。待
ち行列長さ比較器１０４−１の構成および動作は、図１
に示され上述された待ち行列長さ比較器１０４と類似す
る。比較される待ち行列の数がＭであり、待ち行列長さ
比較器１０４−１〜１０４−Ｍがデマルチプレクサ段５
０４に供給される信号のビット速度の１／Ｍであるビッ
ト速度で動作していることのみが相違する。この目的の
ため、Ｍ個の空待ち行列標識が、上述の通り、待ち行列
長さ比較器１０４−１から延びたＭ−ライン５０９を経
て空待ち行列比較器１０４−１に供給され、また、逆に
Ｍ−ライン５０８を経て待ち行列長さ比較器１０４−１
に供給される。したがって、待ち行列長さ比較器１０４
−１は、プロセッサ５１０に供給された非同期標識信号
ＯＳＱ−１（１）を生じるように動作する。

【００６５】各セル選択・比較器１１７−１〜１１７−
Ｍは、伝送路インタフェースユニット５０６−１〜５０
６−Ｍに供給されるべきデマルチプレクサ段５０４また
は５０５の対応する出力を選択するように動作する。伝
送路インタフェースユニット５０６−１〜５０６−Ｍ
は、出力ライン５０７−１〜５０７−Ｍに選択された信
号を供給する。この目的のため、セル選択・比較器１１
７−１〜１１７−Ｍは、プロセッサ５１０から供給され
たＳＥＬ２制御信号に応答して、出力として、０系のデ
マルチプレクサ段５０４または１系のデマルチプレクサ
段５０５から出力として伝送路インタフェースユニット
５０６−１〜５０６−Ｍに供給された信号を出力として
選択する。また、セル選択・比較器１１７−１〜１１７
−Ｍは、同期外れ標識信号ＯＳＣ−１〜ＯＳＣ−１−Ｍ
を生じるように動作する。

【００６６】また、セル選択・比較器１１７−１〜１１
７−Ｍが出力段５０１−１に入力として供給される信号
のビット速度の１／Ｍのビット速度で動作している点を
除いて、セル選択・比較器１１７−１〜１１７−Ｍは、
その構成および動作において、図１に示され上述された
セル選択・比較器１１７と同一である。

【００６７】プロセッサ５１０は、同期外れ標識信号、
すなわち、ＯＳＱ（０），ＯＳＱ（１），ＯＳＱ−１
（０）〜ＯＳＱ−Ｎ（０），ＯＳＱ−１（１）〜ＯＳＱ
−Ｎ（１），ＯＳＣ−１（０）〜ＯＳＣ−Ｎ（０），Ｏ
ＳＣ（１）〜ＯＳＣ−Ｎ（１）およびＯＳＣ−１（Ｍ）
〜ＯＳＣ−Ｎ（Ｍ）のグループに応答する。各ＯＳＣ−
１（Ｍ）は、各出力段５０１−１〜５０１−Ｎ内のセル
選択・比較器１１７−１〜１１７−Ｍから出力された同
期外れ標識信号からなる。他の場合は、プロセッサ５１
０の動作は、図１に示され上述されたプロセッサ１２３
の動作と類似することができる。

【００６８】したがって、図５に示された多段スイッチ
５００によれば、待ち行列長さ比較器１０３は、待ち行
列を含む全スイッチブロック対に存在しなければならな
いことが理解される。また、セル選択・比較器１１７に
含まれたセル比較回路は、前段のサイド０スイッチモジ
ュールおよびサイド１スイッチモジュールの出力を入力
として同時に受信する各段の入力端に存在しなければな
らない。ＡＴＭシステムによれば、出力段５０１に入力
として供給される信号は、例えば、ＳＴＭ−１６信号で
あり、出力信号は、Ｍ＝１６のＳＴＭ−１信号であって
もよい。

【００６９】

【発明の効果】本発明によれば、運用メモリユニットお
よび待機メモリユニット内の待ち行列の出力がいずれも
空セルを含まないセル時間間隔に上記比較を限定するこ
とにより、上記他の実施例の比較アルゴリズムの耐性が
強められる。

【００７０】また、再同期化開始時を検出するために両
待ち行列内のセルの長さの比較と待ち行列出力内容の比
較とを同時に使用することにより、再同期開始のより適
切なトリガーを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかるＮ×Ｎスイッチ装置
の簡単化ブロック線図である。

【図２】図１に示されたスイッチモジュールに使用され
た空待ち行列比較器の細部のブロック構成図である。

【図３】「同期」状態から開始したとき、「同期外れ」
状態を判定するための図１に示されたセル比較器の動作
を説明するフローチャートである。

【図４】「同期外れ」状態から開始したとき、「同期」
状態を判定するための図１に示されたセル比較器の動作
を説明するフローチャートである。

【図５】本発明の他の実施例にかかる多段スイッチ装置
のブロック構成図である。

【符号の説明】

１００ スイッチ １０１ スイッチモジュール １０２ スイッチモジュール １０３ 待ち行列長さ比較器 １０４ 待ち行列長さ比較器 １０５ 空待ち行列比較器 １０６ 空待ち行列表示器 １０７ 空待ち行列比較器 １０８ 空待ち行列表示器 １２６ バッファメモリ・制御ユニット １２７ バッファメモリ・制御ユニット １１７ セル選択・比較器 １１９ ２対１選択器 １２０ セル比較・空セル検出器 １２１ セル比較器 １２３ プロセッサ ５００ 多段スイッチ ５０１ 出力段 ５０２ デマルチプレクサ段 ５０３ デマルチプレクサ段 ５０４ デマルチプレクサ ５０５ デマルチプレクサ ５１０ プロセッサ

フロントページの続き (72)発明者 マーク アレン パシャン アメリカ合衆国 60187 イリノイ、ウ ェトン、サウス ヴァーノン、111 (72)発明者 上田 裕巳 日本 神奈川県 横浜市 港南区 上永 谷 ４丁目 ３−３−604 (72)発明者 上松 仁 日本 神奈川県 横浜市 長沢 94 Ｎ ＴＴ長沢 アパート ２−６−104 (56)参考文献 特開 平３−26038（ＪＰ，Ａ) 特開 平４−98917（ＪＰ，Ａ) 特開 平４−252631（ＪＰ，Ａ) 特開 平５−292119（ＪＰ，Ａ) 特開 平６−232892（ＪＰ，Ａ) 特開 平５−56065（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 （Ａ）第１の二重スイッチ段および複数
   の第２の二重スイッチ段を含み、 上記第１の二重スイッチ段は、 （Ｂ）複数のスイッチ入力と、 （Ｃ）複数の入力と複数の出力と複数の待ち行列とを有
   する第１メモリユニットであって、上記複数の待ち行列
   のそれぞれは、上記スイッチ入力のそれぞれに入力され
   るセルを記憶し、かつ、該第１メモリユニットの所定の
   出力に対応し、 （Ｄ）複数の入力と複数の出力と複数の待ち行列とを有
   する第２メモリユニットであって、上記複数の待ち行列
   のそれぞれは、上記スイッチ入力のそれぞれに入力され
   るセルを記憶し、かつ、該第２メモリユニットの所定の
   出力に対応し、 （Ｅ）上記スイッチ入力への入力セルは、各第１メモリ
   ユニット入力、および、対応する第２メモリユニット入
   力に二重に供給され、各第１メモリユニット待ち行列
   は、１対１基準で各第２メモリユニット待ち行列に対応
   し、各第１メモリユニット出力は、１対１基準で各第１
   メモリユニット出力に対応し、上記第１メモリユニット
   と第２メモリユニットの両方は、上記複数のスイッチ入
   力へ入力されるセルを記憶するように同時に動作し、上
   記第１メモリユニットと第２メモリユニットの両方は、
   お互い同期されていて、 （Ｆ）上記複数の第１メモリユニット待ち行列内のセル
   の数を表す複数の第１標識を得る第１標識獲得手段であ
   って、各第１標識は、１対１基準で上記複数の第１メモ
   リユニット待ち行列のそれぞれと対応し、 （Ｇ）上記複数の第２メモリユニット待ち行列内のセル
   の数を表す複数の第２標識を得る第２標識獲得手段であ
   って、各第２標識は、１対１基準で上記複数の第２メモ
   リユニット待ち行列のそれぞれと対応し、 （Ｈ）対応する第１メモリユニット待ち行列および第２
   メモリユニット待ち行列のセルの数に不一致が存在する
   か否かを判定するため、各第１標識を各第２標識と比較
   する比較手段とを含み、 （Ｉ）上記複数の第２二重スイッチは、１対１基準で上
   記複数の第１メモリユニット出力および上記対応する複
   数の第２メモリ手段出力と対応し、各第２二重スイッチ
   は、第１および第２入力および複数のスイッチ出力を有
   し、同時に動作する上記第１メモリユニット出力は、上
   記第１および第２入力の一方に供給され、同時に動作す
   る上記第２メモリユニットの対応する出力は、上記第１
   および第２入力の他方に供給され、 各第２の二重スイッチは、 （Ｊ）第１制御信号に応答して、上記第１入力または上
   記第２入力のいずれかに供給されたセルを第１出力とし
   て供給されるように選択する第１選択手段と、 （Ｋ）上記第１入力および上記第２入力に供給されるセ
   ルの内容を、これらセルの内容の不一致が存在するか否
   かを判定するため、比較する第１比較手段と、 （Ｌ）上記第１制御信号に応答して、上記第１入力また
   は上記第２入力のいずれかに供給されたセルを第２出力
   として供給されるように選択する第２選択手段と、 （Ｍ）上記第１入力および上記第２入力に供給されたセ
   ルの内容を、これらセルの内容の不一致が存在するか否
   かを判定するため、比較する第２比較手段と、 （Ｎ）入力および複数のスイッチ出力を有し、上記第１
   選択手段出力が供給され、供給された第１選択手段出力
   から複数の類似デジタル信号を獲得する第１デジタル信
   号獲得手段であって、１対１基準で上記第１デジタル信
   号獲得手段が獲得したデジタル信号を記憶するための複
   数の第１待ち行列を含み、上記複数の第１待ち行列は、
   １対１基準で上記第１デジタル信号獲得手段の上記複数
   のスイッチ出力と対応し、 （Ｏ）入力および複数のスイッチ出力を有し、上記第２
   選択手段出力が供給され、供給された第２選択手段出力
   から複数の類似デジタル信号を獲得する第２デジタル信
   号獲得手段であって、１対１基準で上記第２デジタル信
   号獲得手段が獲得したデジタル信号を記憶するための複
   数の第２待ち行列を含み、上記複数の第２待ち行列は、
   １対１基準で上記第２デジタル信号獲得手段の上記複数
   のスイッチ出力と対応し、 （Ｐ）上記第１デジタル信号獲得手段の上記複数の第１
   待ち行列内のセルの数を表す複数の第１待ち行列標識を
   獲得する第１出力段手段であって、各第１待ち行列標識
   は、１対１基準で上記第１デジタル信号獲得手段の上記
   複数の第１待ち行列のそれぞれと対応し、 （Ｑ）上記第２デジタル信号獲得手段の上記複数の第２
   待ち行列内のセルの数を表す複数の第２待ち行列標識を
   獲得する第２出力段手段であって、各第２待ち行列標識
   は、１対１基準で上記第２デジタル信号獲得手段の上記
   複数の第２待ち行列のそれぞれと対応し、 （Ｒ）上記第１デジタル信号獲得手段の第１待ち行列お
   よび上記第２デジタル信号獲得手段の第２待ち行列のう
   ち対応する待ち行列内のセルの数の不一致が存在するか
   否かを判定するため、各第１待ち行列標識と各第２待ち
   行列標識とを比較する出力段比較手段であって、上記複
   数の第１デジタル信号獲得手段スイッチ出力のそれぞれ
   は、１対１基準で上記複数の第２デジタル信号獲得手段
   のそれぞれと対応し、 （Ｓ）上記第１デジタル信号獲得手段出力と上記対応す
   る第２デジタル信号獲得手段出力と１対１基準で対応す
   る複数の出力選択比較手段とを有し、各出力選択・比較
   手段は、第１入力および第２入力とおよび出力とを有
   し、上記第１デジタル信号獲得手段の出力は、上記第１
   入力および第２入力の一方に供給され、上記第２デジタ
   ル信号獲得手段の対応する出力は、上記第１入力および
   第２入力の他方に供給され、各出力選択・比較手段は、
   第２制御信号に応答して、上記第１入力または上記第２
   入力に供給されたセルを上記スイッチ出力に供給される
   ように選択する選択手段と、上記セルの上記内容の不一
   致が存在するか否かを判定するため、上記第１デジタル
   信号獲得手段および上記第２デジタル信号獲得手段から
   上記第１入力に供給されたセルの内容を比較する手段と
   を含み、 （Ｔ）該スイッチ装置は、さらに、上記第１メモリユニ
   ット、上記第２メモリユニットおよび上記第２スイッチ
   段の再同期を、これら１個以上の不一致に応答して開始
   する再同期開始手段とを含むことを特徴とするスイッチ
   装置。
2. 【請求項２】 複数のスイッチ入力と複数のスイッチ出
   力とを有する二重スイッチ装置であって、 （Ｃ）複数の入力と複数の出力と複数の待ち行列とを有
   する第１メモリユニットであって、上記複数の待ち行列
   のそれぞれは、上記スイッチ入力のそれぞれに入力され
   るセルを記憶し、かつ、該第１メモリユニットの所定の
   出力に対応し、 （Ｄ）複数の入力と複数の出力と複数の待ち行列とを有
   する第２メモリユニットであって、上記複数の待ち行列
   のそれぞれは、上記スイッチ入力のそれぞれに入力され
   るセルを記憶し、かつ、該第２メモリユニットの所定の
   出力に対応し、 （Ｅ’）上記スイッチ入力への入力セルは、各第１メモ
   リユニット入力、および、対応する第２メモリユニット
   入力に二重に供給され、各第１メモリユニット出力は、
   １対１基準で各第１メモリユニット出力に対応し、上記
   第１メモリユニットと第２メモリユニットの両方は、上
   記複数のスイッチ入力へ入力されるセルを記憶するよう
   に同時に動作し、上記第１メモリユニットと第２メモリ
   ユニットの両方は、お互い同期されていて、 （Ｆ’）上記複数の第１メモリユニット待ち行列内のセ
   ルの数を表す複数の第１標識を得る第１標識獲得手段で
   あって、上記複数の第１標識のそれぞれは、１対１基準
   で上記複数の第２メモリユニット待ち行列のそれぞれと
   対応し、 （Ｇ’）上記複数の第２メモリユニット待ち行列内のセ
   ルの数を表す複数の第２標識を得る第２標識獲得手段で
   あって、各第２標識は、１対１基準で上記複数の第１メ
   モリユニット待ち行列のそれぞれと対応し、 （Ｈ）対応する第１メモリユニット待ち行列および第２
   メモリユニット待ち行列のセルの数に不一致が存在する
   か否かを判定するため、各第１標識を各第２標識と比較
   する比較手段と、 （Ｕ）複数の出力段であって、各出力段は、第１および
   第２入力およびスイッチ出力を有し、上記第１メモリユ
   ニットからの出力は、上記第１および第２入力の一方に
   供給され、対応する上記第２メモリユニットからの出力
   は、上記第１および第２入力の他方に供給され、さら
   に、制御信号に応答し、上記スイッチ出力へと供給する
   ために、上記第１入力または第２入力のいずれかへと供
   給されるセルを選択するセル選択手段を有し、各第２の
   二重スイッチは、 （Ｖ）上記第１入力および上記第２入力に供給されたセ
   ルの内容を、これらセルの内容の不一致が存在するか否
   かを判定するため、比較する手段とを有し、 （Ｗ）該スイッチ装置は、さらに、上記第１メモリユニ
   ットおよび上記第２メモリユニットの再同期を、上記出
   力段における上記比較の結果が上記複数の出力段からこ
   れらメモリユニットの１個以上の不一致を示したこと、
   あるいは第１標識および第２標識の比較の結果がこれら
   メモリユニットの１個以上の不一致を示したことに応答
   して開始する再同期開始手段とを含むことを特徴とする
   スイッチ装置。