JP2802400B2

JP2802400B2 - 回線切換方式

Info

Publication number: JP2802400B2
Application number: JP1159490A
Authority: JP
Inventors: 秀雄龍野; 信之戸倉; 中島　　隆
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-01-19
Filing date: 1990-01-19
Publication date: 1998-09-24
Anticipated expiration: 2013-09-24
Also published as: JPH03216043A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は時分割多重ディジタル伝送に利用され、特
に、セルを単位とする情報列を伝送する現用の回線また
は伝送路を予備用の回線または伝送路に切り換える回線
切換方式に関する。回線または伝送路切換えは、ノード
または伝送路障害時における伝送路切換えおよび切戻
し、ノード増設または伝送路工事のための伝送路の支障
移転および切戻し、伝送路の負荷分散または回線の新増
設のための回線の収容換え等において必要となる。

〔従来の技術〕

第９図は従来のディジタル伝送装置の一例を示すブロ
ック構成図である（特願平１−299051号参照）。また、
第８図は、セル伝送系の概念を説明するための伝送路上
の情報列（セル）のフォーマットを示す説明図である。

まず第８図について説明する。第８図において、VC
I₀、VCI₁およびVCI₃は宛先を示す呼ごとに付与される呼
識別子（以下、VCIという。）、VPI₀およびVPI₁は伝送
ルートを示す回線ごとに付与されるルート識別子（以
下、VPIという。）、Ｈはヘッダ、Ｉは主情報、Ｅは空
セルを識別するためのビット列、および空は使用されて
いないビット列であり、情報列のフォーマットは実セル
と空セルとで構成される。ただし、複数個のセルにフレ
ームパターンを含むオーバーヘッドを付与してフレーム
を構成して伝送する場合には、伝送路上の情報列のフォ
ーマットは実セルと空セルと前記オーバーヘッドとで構
成される。VCIまたはVPIにおいて添字の異なるものは別
の呼または回線を示す。同一VPIを付与されたセルの流
れが回線となる。

VPIは、同一対地に伝送される複数の呼に対して同一
のものを付与することによって、中継装置において複数
の呼を統一的に扱うようにしたものである。同一VPIを
付与する呼の数によって、回線の伝送速度は任意に選ぶ
ことができる。

VCIは同一呼の主情報に対して発呼から終話まで同一
のものが付与される。従って、同一VCIを付与されたセ
ルの流れを一つの回線と見ることができる。また伝送路
も一つの回線または複数の回線を統一的に扱っているた
め、一つの回線と見ることもできる。

VCIまたはVPIによって構成された回線は伝送路上に常
に存在するような物理回線でなく、呼が発生したときだ
け存在する論理回線である。従って中継装置ではセルが
到着したときだけ、各セルのVCIまたはVPIに従って目的
の出方路にそのセルを送出するだけである。このため、
各中継装置ではVCIまたはVPIごとに出方路番号を書き込
んだテーブルを持っている。

次に第９図について説明する。第９図において、１は
送信側装置、２は受信側装置、３は現用の回線または伝
送路、４は予備の回線または伝送路、５はセル単位にス
イッチングするクロスコネクトスイッチ（XSW）、６は
実セル到着間隔検出回路（RCDT）、７は実セル到着間隔
指定信号または実セル到着間隔検出信号、８は実セル分
離回路（RCS）、９は実セル分離指定信号または実セル
分離解除信号、10はファーストインファートスアウトメ
モリ（以下、FIFOという。）、11は読出クロック、12は
エンプティー信号、13はヘッダ変換テーブル書換信号、
および14は制御回路（CT）である。ここで、遅延回路の
機能はFIFO10が行う。

クロスコネトクスイッチ（XSW）５は、入伝送路に収
容されている全ての回線を識別するためのVPIとそれに
対応させて各回線の出方路番号を書き込んだヘッダ変換
テーブルを入力伝送路ごとに持っており、そのヘッダ変
換テーブルにより、到着した各実セルのヘッダ内のVPI
に従って対応する出方路にそのセルを送出する。前記ヘ
ッダ変換テーブルは、必要により制御回路（CT）14から
のヘッダ変換テーブル書換信号13により、追加および書
き換えが行われる。

実セル到着間隔検出回路（RCDT）６では、通常は到着
したセルをそのまま通過させるが、制御回路（CT）14よ
り指定された複数のVPIのセルに属する実セル到着間隔
指定信号７を受信すると、それ以後到着する指定された
複数のVPIのセルに属する実セルの到着間隔を測定し、
指定された実セル到着間隔以上の時間、指定された複数
のVPIのセルに属する実セルが到着しない場合、制御回
路（CT）14に実セル到着間隔検出信号７を送出し、それ
以後は前記通常の状態に戻る。

実セル分離回路（RCS）８は、通常は到着した各セル
をそのまま通過させるが、制御回路（CT）14より指定さ
れた複数のVPIのセルに属する実セル分離指定信号９を
受信すると、それ以後到着した指定された複数のVPIの
セルに属する実セルを分離してFIFO10に送出する。実セ
ル分離回路（RCS）８は、制御回路（CT）14より実セル
分離解除信号９を受信すると、それ以後、前記通常の状
態に戻る。

FIFO10は、読出クロック11が到着していない場合は、
書き込まれた実セルを蓄積し、読出クロック11が到着し
ている場合は、その読出クロック11により蓄積されてい
る実セルを読み出す。FIFO10内の実セルが空になった場
合には、それを示すエンプティー信号12を制御回路（C
T）14に送出する。

次に第９図において、伝送路切換えを無瞬断で行う動
作手順について説明する。

まず、受信側装置２の制御回路（CT）14は図外のセン
タ装置より伝送路切換信号を受信すると、ヘッダ変換テ
ーブル書換信号13を送出して、クロスコネクトスイッチ
（XSW）５内の予備用伝送路に対応するヘッダ変換テー
ブルに切換対象の現用伝送路に対応するヘッダ変換テー
ブルの内容をコピーする。

次に、送信側装置１の制御回路（CT）14は、伝送路切
換区間において、現用より予備用の伝送路の伝送遅延が
大きい場合には、クロスコネクトスイッチ（XSW）５内
の入伝送路に対応する全てのヘッダ変換テーブルに対し
て現像伝送路３に送出されている全ての回線を予備用伝
送路４に送出されるようにヘッダ変換テーブル書換信号
13を送出し、これにより伝送路切換えは完了する。

一方、伝送路切換区間において、現用より予備用の伝
送路の伝送遅延が小さい場合には、制御回路（CT）14
は、まず、ヘッダ変換テーブル書換信号13により、クロ
スコネクトスイッチ（XSW）５内のFIFO10に対応するヘ
ッダ変換テーブルに対して、現用伝送路３に送出されて
いる全ての回線を識別するVPIとそれらのVPIのセルが予
備用伝送路４に送出されるように出力伝送路番号を書き
込む。次に、制御回路（CT）14は、読出クロック11の送
出を停止したまま、実セル分離回路（RCS）８に対し
て、現用伝送路３に送出されている全ての回線に関して
それらを識別するVPIのセルを分離するように実セル分
離指定信号９を送出する。その後、制御回路（CT）14
は、伝送路切換区間における現用と予備用の伝送路の伝
送遅延差以上の時間経過後に、読出クロック11の送出を
開始する。この読出クロック11により読み出されたセル
は、クロスコネクトスイッチ（XSW）５内ののパスを
通過する。その後、制御回路（CT）14は、エンプティー
信号12を受信すると、実セル分離回路（RCS）８からFIF
O10を経てクロスコネクトスイッチ（XSW）５の出力端子
までの遅延時間を、FAFO10を通過している全ての回線の
セルに関する実セル到着間隔指定信号７として、それら
の回線を識別するVPIとともに実セル到着間隔検出回路
（RCDT）６に送出する。その後、制御回路（CT）14は、
実セル到着間隔検出信号７を受信直後に、実セル分離解
除信号９およびクロスコネクトスイッチ（XSW）５内の
入伝送路に対応する全てのヘッダ変換テーブルに対して
現用伝送路３に送出されていた全ての回線を予備用伝送
路４に送出されるようにヘッダ変換テーブル書換信号13
を送出する。これにより予備用伝送路４に送出される回
線のセルは、クロスコネクトスイッチ（XSW）５での
パスを通過するようになる。以上により、この場合の伝
送路切換えは完了する。

なお、伝送路の切戻しも、前記切換えと同様に行うこ
とができる。

また、回線切換えは、第９図において、実セル到着間
隔検出回路（RCDT）６、実セル分離回路（RCS）８を切
換対象の一つの回線を識別するVPIのセルに対してのみ
機能する回路とし、クロスコネクトスイッチ（XSW）５
内のヘッダ変換テーブルの書き換えを切換対象の回線に
ついてのみ行うことにより、前記伝送路切換えの場合と
同様にして行うことができる。

〔発明が解決しようとする問題点〕

以上述べた第９図の従来例の伝送路切換えおよび回線
切換えは、無瞬断で行うことができるが、セルを遅延さ
せるためのFIFO10がクロスコネクトスイッチ（XSW）５
内のバッファの他に必要となりハード規模が大きくなる
欠点がある。

また、予備用伝送路または予備用回線から遅延回路と
してのFIFO10を切り離す場合、セルの順序逆転が生じな
いように、実セル到着間隔検出回路（RCDT）６において
セルの順序逆転が生じない時間に相当する時間、切換対
象の伝送路または回線内のセルに関して連続空セルが続
いたとき行っている。これは、主に、クロスコネクトス
イッチ（XSW）５内を通過する遅延時間が変動するため
にとられる方法である。しかし、伝送路または回線の使
用率が高い場合には、所望の連続空セルが到着するまで
の待時間が長くかかる欠点がある。

また、各伝送路ごとに実セル到着間隔検出回路（RCD
T）６が必要となる欠点がある。伝送路または回線切換
えは複数本について行う必要がある場合があり、また切
戻しが必要であり、それらについて、遅延回路としての
FIFC10を共用するためには、各切換え後遅延回路として
のFIFO10を切り離す必要がある。

本発明の目的は、前記の欠点を除去することにより、
ノード規模が小さく、かつ高速で切換え可能な回線切換
方式を提供することにある。

〔問題点を解決するための手段〕

本発明は、到着する実セルを一時記憶する共通バッフ
ァと、この共通バッファに実セルを書き込んだアドレス
を記憶する出力ポート別アドレス記憶部と、この出力ポ
ート別アドレス記憶部から読み出されたアドレスを空ア
ドレスとして記憶する空アドレス記憶部とを含み、セル
を単位として現用の回線を予備用の回線に切り換える切
換手段を有する送信側装置と受信側装置とを備えた回線
切換え方式において、前記送信側装置は、前記出力ポー
ト別アドレス記憶部とは別に設けられ到着する実セルを
前記共通バッファに書き込んだアドレスを記憶し遅延回
路として動作する遅延回路用アドレス記憶部と、所定の
回線切換え区間において、予備用の回線または伝送路の
遅延時間が現用の回線または伝送路の遅延時間よりも大
きい場合には任意のセルの区切りで切り換え、小さい場
合には現用回線または伝送路の実セルを前記遅延回路用
アドレス記憶部を用いることにより、所定の回線切換区
間における現用と予備用の回線または伝送路の伝送遅延
差以上の時間遅延させた後、予備用の回線または伝送路
に切り換える制御を行う第一の回線切換制御手段とを含
み、前記受信側装置は、現用の回線または伝送路と予備
用の回線または伝送路とにより伝送されたセルのうち実
セルを一回線に多重化する実セル多重化手段を含むこと
を特徴とする。

また、本発明は、到着する実セルを一時記憶する共通
バッファと、この共通バッファに実セルを書き込んだア
ドレスを記憶する出力ポート別アドレス記憶部と、この
出力ポート別アドレス記憶部から読み出されたアドレス
を空アドレスとして記憶する空アドレス記憶部とを含
み、セルを単位として現用の回線を予備用の回線に切り
換える切換手段を有する送信側装置と受信側装置とを備
えた回線切換え方式において、前記送信側装置は、所定
の回線切換区間において、予備用の回線または伝送路の
遅延時間が現用の回線または伝送路の遅延時間よりも大
きい場合には任意のセルの区切りで切り換え、小さい場
合には現用の伝送路の実セルを、対応する前記出力ポー
ト別記憶部からのアドレス読み出しを所定の回線切換区
間における現用と予備用の伝送路の伝送遅延差以上の時
間停止することにより遅延させた後、予備用の伝送路に
切り換える制御を行う第二の回線切換制御手段を含み、
前記受信側装置は、現用の回線または伝送路と予備用の
回線または伝送路とにより伝送されたセルのうち実セル
を一回線に多重化する実セル多重化手段を含むことを特
徴とする。

〔作用〕

本発明では、共通バッファへのセルの書込アドレスを
出力ポート別に記憶し、待行列処理する出力ポート別ア
ドレス記憶部を有する共通バッファ形スイッチにおい
て、前記出力ポート別アドレス記憶部とは別に、共通バ
ッファへのセルの書込アドレスを記憶し、遅延回路とし
て機能する遅延回路用アドレス記憶部を設け、この遅延
回路用アドレス記憶部により、現用の伝送路または回線
のセルを所望の時間遅延させた後、予備用の伝送路また
は回線に切り換えるか、または、前記出力ポート別アド
レス記憶部を用いて現用伝送路のセルを所望の時間遅延
させた後、予備用伝送路に切り換えることにより、従来のクロスコネクトスイッチ内の遅延変動により生
じたセルの順序逆転がなくなるため、前記実セル到着間
隔検出回路は不要となる。また、このため、回線または
伝送路切換に要する時間が短くなる。さらに、この遅延
回路は、セルを共通バッファに書き込んだそのアドレス
だけを記憶するため、セル自身を記憶しなければならな
かった従来方式の遅延回路に比較して、１セルが53バイ
ト、アドレスのビット数が10ビットとして、必要なメモ
リ量が1/40以下でよい。なお、共通バッファは、全ての
伝送路に対して共通に使用されるためのものであるか
ら、予備用回線または伝送路のセルを遅延させるための
メモリの空き容量は十分ある。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一実施例を示すブロック構成図で
ある。

第１図において、3a〜3fは現用伝送路、39は光−電気
変換、ビット同期およびセル同期等のインタフェース回
路（IF）、40はセル多重化回路（MUX）、20はヘッダ変
換回路（HC）、21は共通バッファ（CBF）、22はセル多
重分離回路（DEMUX）、23および24はセレクタ（Ｓ）、2
5は共通バッファ（CBF）21の書込アドレス、26は共通バ
ッファ（CBF）21の読出アドレス、27はオア回路、28は
エンプティー信号、29および30は読出クロック、31はセ
レクタ（Ｓ）24の制御信号、32および33はFIFOの読出ク
ロック、34はヘッダ変換テーブル書換信号または制御信
号、35はセレクタ（Ｓ）23の制御信号、36aおよび36bは
それぞれ現用伝送路3c（3e）および3d（3f）に対応する
出力ポート別アドレス記憶部としてのFIFO、36cは遅延
回路用アドレス記憶部としてのFIFO、36dは空アドレス
記憶部としてのFIFO、37はセル同期パタン挿入および電
気−光変換等のインタフェース回路（IF）、38は制御回
路（CT）、41はFIFOへの書込クロック、42は制御信号、
43はアップダウンカウンタ（Ｃ）、46はカウント値、44
はダウンカウンタ（DC）、ならびに45はセット信号また
はカウント値零信号である。

以下、必要に応じ、36aおよび36bは出力ポート別アド
レス記憶部または単にFIFOと記し、同様に、36cは遅延
回路用アドレス記憶部またはFIFO、36dは空アドレス記
憶部またはFIFOと記す。

セル多重化回路（MUX）40は、伝送路から到着するセ
ルをセル単位で多重化し、入力伝送路速度の数倍の速度
の高速内部ハイウェイに出力する。ヘッダ変換回路（H
C）20は、回線を識別するVPIとそのVPIのセルが出力さ
れるべき伝送路番号との対応および新しいVPIに変換す
るためのVPIを書き込んだヘッダ変換テーブルを持って
いる。高速内部ハイウェイから実セルが到着すると、読
出クロック33を空アドレス記憶部36dに送り、空アドレ
スを一つ読み出すとともに、到着した実セルのヘッダ内
のVPIを解読後、前記ヘッダ変換テーブルよりそのセル
が出力されるべき伝送路番号と新しいVPIを読み取り、
その新しいVPIを前記実セルに挿入するとともに、セレ
クタ（Ｓ）23において前記伝送路番号に対応する出力ポ
ート別アドレス記憶部36aまたは36bが選択されるように
制御信号35を送出する。また、それと同時に前記到着し
た実セルを共通バッファ（CBF）21に送出する。これに
よって、前記実セルは共通バッファ（CBF）21の前記空
アドレス記憶部36dより読み出された空アドレス位置に
書き込まれる。また、前記実セルが共通バッファ（CB
F）21に書き込まれたそのアドレスは、その実セルが出
力されるべき出力伝送路に対応する出力ポート別アドレ
ス記憶部36aまたは36bに蓄積される。

共通バッファ（CBF）上は、実セルを書込アドレス25
によって書き込み、読出アドレス26によって読み出し、
読み出された実セルをセル多重分離回路（DEMUX）22へ
送出する。セル多重分離回路（DEMUX）22は到着した実
セルを到着した順に従って伝送路速度に速度変換後、現
用伝送路3c（3e）または3d（3f）に振り分けて出力す
る。実セルが到着しない時間は空セルを対応する伝送路
に送出する。FIFO36a〜36dは読出クロックが与えられて
いる間は蓄積されているアドレスを送出する。FIFO内に
蓄積されているアドレスが無くなった場合にはエンプテ
ィー信号28を送出する。アップダウンカウンタ（Ｃ）43
は書込クロック41により一つカウントアップされ、読出
クロック29により一つカウントダウンされる。従って、
カウント値46は、現在FIFO内にあるアドレス数を示す。
ダウンカウンタ（DC）44は、制御回路（CT）38からのセ
ット信号45によりカウント値46をセットし、そのセット
された値を読出クロック29によりカウントダウンさせ、
その値が零になったときカウント値零信号45を制御回路
（CT）38へ送出する。

セレクタ（CT）24は、制御信号31によって選択される
出力伝送路に対応する出力ポート別アドレス記憶部36a
および36bに読出クロック32を与えるとともに、その出
力ポート別アドレス記憶部36aおよび36bより読出された
アドレスを、読出アドレス26として共通バッファ（CB
F）21への送出、および空アドレスとして空アドレス記
憶部36dへの送出を行う。制御信号31は、セル多重分離
回路（DEMUX）22において、現用伝送路3c（3e）および3
d（3f）の順にセルの分離ができるように、出力ポート
別アドレス記憶部36aおよび36bの順に繰り返し選択する
ように与える。

本発明の特徴は、第１図において、送信側装置１は、
遅延回路用アドレス記憶部36cと、第一の回線切換制御
手段としての、ヘッダ変換回路（HC）20、オア回路27、
セレクタ（Ｓ）23および24、アップダウンカウンタ
（Ｃ）43、ダウンカウンタ（DC）44および制御回路（C
T）38とを含み、受信側装置２は、実セル多重化手段と
してのセル多重化回路（MUX）40を含むことにある。

次に、本第一実施例の切換え動作について説明する。

本第一実施例は、回線の無瞬断切換に用いることがで
きる。以下では、現用伝送路3a−3c−3eを通る現用回線
から現用伝送路3a−3d−3eを通る予備用回線への回線切
換え、切戻しの手順について説明する。

まず、受信側装置２の制御回路（CT）38は、図外のセ
ンサ装置より回線切換信号を受信すると、ヘッダ変換テ
ーブル切換信号34を介して、現用伝送路3d内の予備用回
線より送られてくる実セルを共通バッファ（CBF）21に
書き込んだそのアドレスを出力ポート別アドレス記憶部
36aに記憶されるように、ヘッダ変換回路（HC）20内の
ヘッダ変換テーブルに予備用回線を識別するためのVPI
と出力ポート別アドレス記憶部36aに対応する番号とそ
の予備用回線が現用伝送路3e内で使用する新しいVPIを
書き込む。これにより、受信側装置２は、現用回線と予
備用回線を一つの回線に多重化する実セル多重化回路と
なる。

次に、送信側装置１の制御回路（CT）38は、回線切換
区間において、現用回線より予備用回線の伝送遅延が大
きい場合には、そのまま、現用伝送路3cに送出されてい
る現用回線のセルが現用伝送路3dを通る予備用回線に送
出されるようにヘッダ変換テーブル書換信号34を送出す
る。ヘッダ変換回路（HC）20は、この変換テーブル書換
信号34を受信すると、現用伝送路3a内の現用回線より送
られてくる実セルを共通バッファ（CBF）21に書き込ん
だそのアドレスを出力ポート別アドレス記憶部26bに記
憶されるように、ヘッダ変換テーブルに出力ポート別ア
ドレス記憶部36bに対応する番号とその回線が予備用回
線として現用伝送路3d内で使用する新しいVPIを書き込
む。現用伝送路3dを通る予備用回線のセルには現用回線
とは別の新しいVPIが使われる。以上により、この場合
の回線切換えは完了する。

一方、送信側装置１の制御回路（CT）38は、回線切換
区間において、現用回線より予備用回線の伝送遅延が小
さい場合には、まず、ヘッダ変換テーブル切換信号34を
送出して、ヘッダ変換回路（HC）20のヘッダ変換テーブ
ルに現用伝送路3a内の現用回線から送られてくる実セル
を共通バッファ（CBF）21に書き込んだそのアドレスを
遅延回路用アドレス記憶部36cに蓄積されるように、遅
延回路用アドレス記憶部36cに対応する番号とその回線
が予備用回線として現用伝送路3d内で使用される新しい
VPIを書き込む。制御回路（CT）38は、前記ヘッダ変換
テーブル書換信号34を送出直後に出力ポート別アドレス
記憶部36aに対応するダウンカウンタ（DC）44へセット
信号45を送出する。

その後、制御回路（CT）38は、前記ダウンカウンタ
（DC）44よりカウント値零信号45を受信後、その時点か
ら、前記回線切換区間における現用と予備の回線の伝送
遅延差以上の時間経過後に、ヘッダ変換回路（HC）20に
制御信号34を送出する。ヘッダ変換回路（HC）20は、前
記制御信号34を受信すると、それ以後到着する空セルの
占有時間に、読出クロック30を送出して遅延回路用アド
レス記憶部36cより共通バッファ（CBF）21に書き込まれ
ている予備用回線のセルのアドレスを読み出してオア回
路27に送る。また、それと同時に、前記遅延回路用アド
レス記憶部36cより読み出されたアドレスが出力ポート
別アドレス記憶部36bに書き込まれるようにセレクタ
（Ｓ）23の制御信号35を送出する。

その後、制御回路（CT）38は、遅延回路用アドレス記
憶部36cからのエンプティー信号28を受信直後に、現用
回線のセルを共通バッファ（CBF）21に書き込んだその
アドレスを直接出力ポート別アドレス記憶部36bに書き
込むようにヘッダ変換テーブル切換信号34を送出する。
ヘッダ変換回路（HC）20は前記ヘッダ変換テーブル書換
信号34を受信直後にヘッダ変換テーブルの現用回線を識
別するVPIに対応する出力伝送路番号を伝送路3dに対応
する値に変更するとともに、それ以後遅延回路用アドレ
ス記憶部36cへの読出クロック30の送出は停止する。こ
れによって、この場合の回線切換えは完了する。

なお、回線の切戻しも、前記切換えと同時に行うこと
ができる。

以上述べたように、前記高速内部ハイウェイの速度が
それほど高速でなく、制御回路（CT）38が遅延回路用ア
ドレス記憶部36cからのエンプティー信号28を受信して
から、ヘッダ変換テーブル書換信号34を送出してヘッダ
変換回路（HC）20内のヘッダ変換テーブルの書き換えが
行われるまでの時間が、ヘッダ変換回路（HC）20におい
て一つのセルの通過時間に比較して小さい場合には、セ
ルの順序逆転が生じないため、実セル到着間隔検出回路
は不要となる。また、遅延回路用アドレス記憶部36cは
アドレスのみを記憶すればよいため、従来方式と比較し
てメモリ容量が少なくてすむ。

第２図は本発明の第二実施例を示すブロック構成図で
ある。

第２図においては、47はヘッダ変換回路（HC）、48は
セレクタ（Ｓ）であり、他は第１図の場合と同じであ
る。

ヘッダ変換回路（HC）47は、読出クロック30を送出し
ない点を除いて、その機能は第１図のヘッダ変換回路
（HC）20と同様である。セレクタ（Ｓ）48は、制御信号
31によって選択される出力伝送路に対応する出力ポート
別アドレス記憶部36aまたは36bに読出クロック32を与え
るとともに、その出力ポート別アドレス記憶部36aまた
は36bより読み出されたアドレスを、読出アドレス26と
して共通バッファ（CBF）21への送出および空アドレス
として空アドレス記憶部36dへの送出を行う。制御信号3
1は、通常は、セル多重分離回路（DEMUX）22において、
現用伝送路3c（3e）および3d（3f）の順にセルの分離が
できるように、出力ポート別アドレス記憶部36aおよび3
6bの順に繰り返し選択するように与える。しかし、制御
回路（CT）38は、遅延回路用アドレス記憶部36cからア
ドレスを読み出す必要がある場合には、遅延された予備
用回線のセルが出力されるべき伝送路に対応する出力ポ
ート別アドレス記憶部36aまたは36bを選択する代わりに
遅延回路用アドレス記憶部36cを選択するように制御信
号31を送出する。

本発明の特徴は、第２図において、送信側装置１は、
遅延回路用アドレス記憶部36cと、第一の回線切換制御
手段としての、ヘッダ変換回路（HC）47、セレクタ
（Ｓ）23および48、アップダウンカウンタ（Ｃ）43、ダ
ウンカウンタ（DC）44、および制御回路（CT）38とを含
み、受信側装置２は、実セル多重化手段としてのセル多
重化回路（MUX）40を含むことにある。

次に、本第二実施例の切換え動作について説明する。

本第二実施例は、回線切換を無瞬断で行うことができ
る。以下では、現用伝送路3a−3c−3eを通る現用回線か
ら現用伝送路3a−3d−3eを通る予備用回線への回線切換
え、切戻しの手順について説明する。

回線切換の手順は、送信側装置１の遅延回路用アドレ
ス記憶部36cを予備用回線から除く方法以外は第１図の
場合と同じなので、ここでは、回線切換区画において、
現用回線より予備用回線の伝送遅延が小さい場合におけ
る送信側装置１の動作について説明する。

送信側装置１の制御回路（CT）38は、まず、ヘッダ変
換テーブル書換信号34を送出して、ヘッダ変換回路（H
C）47のヘッダ変換テーブルに現用伝送路3a内の現用回
線から送られてくる実セルを共通バッファ（CBF）21に
書き込んだそのアドレスを遅延回路用アドレス記憶部36
cに蓄積されるように、遅延回路用アドレス記憶部36cに
対応する番号とその回線が予備用回線として現用伝送路
3d内で使用される新しいVPIを書き込む。制御回路（C
T）38は、前記ヘッダ変換テーブル書換信号34を送出直
後に出力ポート別アドレス記憶部36aに対応するダウン
カウンタ（DC）44へセット信号45を送出する。その後、
制御回路（CT）38は、前記ダウンカウンタ（DC）44より
カウント値零信号45を受信後、その時点から、前記回線
切換区間における現用と予備用の回線の伝送遅延差以上
の時間経過後に、出力ポート別アドレス記憶部36bから
のアドレス読み出しを一時停止して、その代わりに遅延
回路用アドレス記憶部36cから共通バッファ（CBF）21に
書き込まれている予備用回線のセルのアドレスを読み出
すように制御信号31を変更する。

その後、制御回路（CT）38は、遅延回路用アドレス記
憶部36cからのエンプティー信号28を受信直後に、現用
回線のセルを共通バッファ（CBF）21に書き込んだその
アドレスを直接出力ポート別アドレス記憶部36bに書き
込むようにヘッダ変換テーブル書換信号34を送出する。
ヘッダ変換回路（HC）47は、前記ヘッダ変換テーブル書
換信号34を受信直後にヘッダ変換テーブルの現用回線を
識別するVPIに対応する出力伝送路番号を伝送路3dに対
応する値に変更する。

制御回路（CT）38は、前記ヘッダ変換テーブル書換信
号34の送出と同時に、遅延回路用アドレス記憶部36cへ
の読出クロック29の送出を停止して、その代わりに出力
ポート別アドレス記憶部36bへの読出クロック29の送出
を再開するように制御信号31を変更する。これによっ
て、この場合の回線切換えは完了する。

なお、回線の切戻しも、前記切換えと同様に行うこと
ができる。

以上の説明では、遅延回路用アドレス記憶部36cから
のアドレス読み出しを出力ポート別アドレス記憶部36b
からのアドレス読み出しに対して完全に優先制御する場
合について述べたが、遅延回路用アドレス記憶部36c内
のアドレスがなくなるまで、一定の選択比で遅延回路用
アドレス記憶部36cと出力ポート別アドレス記憶部36bに
読出クロックを送出して、読み出されたアドレスを読出
アドレス26としてもよい。

なお、以上説明した回線切換方式では、制御回路（C
T）38が遅延回路用アドレス記憶部36cからのエンプティ
ー信号28を受信してから、ヘッダ変換テーブル書換信号
34を送出してヘッダ変換回路（HC）47内のヘッダ変換テ
ーブルの書き換えが行われるまでの間に、現用回線のセ
ルを共通バッファ（CBF）21に書き込んだそのアドレス
が遅延回路用アドレス記憶部36cに新たに書き込まれる
ことがないことを前提としている。しかし、高速内部ハ
イウェイの速度が速く、１セルの占有時間が短くなる
と、前記ヘッダ変換テーブルの書換えの前に新たなアド
レスが遅延回路用アドレス記憶部36cに書き込まれる可
能性がある。その場合には、制御回路（CT）38は遅延回
路用アドレス記憶部36cからのエンプティー信号28を受
信後、ヘッダ変換テーブル書換信号34を送出してヘッダ
変換回路（HC）47内のヘッダ変換テーブルの書き換えが
行われた後も、しばらくの間、制御信号31により出力ポ
ートアドレス記憶部36bに対して遅延回路用アドレス記
憶部36cを優先制御し、遅延回路用アドレス記憶部36c内
のアドレスが完全になくなった時点で、前記優先制御を
解除し、セルを伝送路3dに出力するためのアドレスを読
み出すタイミングでは、出力ポート別アドレス記憶部36
bにのみ読出クロック29を送出するようにする。

以上述べたように、前記回線切換において予備用回線
から遅延回路を切り離す場合、セルの順序逆転が生じる
ことはないため、実セル到着間隔検出回路は不要とな
る。また、遅延回路用のアドレス記憶部36cはアドレス
のみを記憶すればよいため、従来と比較してメモリ容量
が少なくてすむ。

第３図は本発明の第三実施例を示すブロック構成図で
ある。

第３図において、3g、3hおよび3iは予備用伝送路であ
り、他は第２図に示したものと同じである。

制御回路（CT）38からの制御信号31は、通常は、共通
バッファ（CBF）21から読み出されたセルがセル多重分
離回路（DEMUX）22において、現用伝送路3c（3e）およ
び3d（3f）の順に分離ができるように、出力ポート別ア
ドレス記憶部36aおよび36bの順に繰り返し選択するよう
に与えられる。この場合、予備用伝送路3h（3i）にはセ
ル多重分離回路（DEMUX）22より全て空セルが送出され
る。しかし、遅延回路用アドレス記憶部36cよりアドレ
スを読み出す場合には、この制御信号31は、共通バッフ
ァ（CBF）21から読み出されたセルがセル多重分離回路
（DEMUX）22において、予備用伝送路3h（3i）に対して
も分離ができるように、遅延回路用アドレスを記憶部36
cも選択するように与えられる。

本発明の特徴は、第３図において、遅延回路用アドレ
ス記憶部36cにも、アップダウンカウンタ（Ｃ）43およ
びダウンカウンタ（DC）44を付加した以外は第２図と同
様である。

以下、本第三実施例の切換え動作について説明する。

本第三実施例は、伝送路の無瞬断切換えに用いること
ができる。以下では、現用伝送路3cから予備用伝送路3h
への伝送切換えおよび切戻しの手順について説明する。

まず、受信側装置２の制御回路（CT）38は図外のセン
タ装置より伝送路切換信号を受信すると、ヘッダ変換テ
ーブル書換信号34を送出して、予備用伝送路3hより送ら
れてくる全ての回線のセルについて、各回線ごと現用伝
送路3cより送られてくる各回線のセルと同一伝送路に出
力されるように、予備用伝送路3h内の全回線を識別する
VPIとそれに対応させて出力伝送路番号および出力伝送
路内で使用される新しいVPIとをヘッダ変換回路（HC）4
7のヘッダ変換テーブルに書き込む。この新しいVPIは、
現用伝送路3c内の各回線のVPIが変換される新しいVPIと
同一なものである。これにより、受信側装置２は、現用
伝送路内の各回線と予備用伝送路内の各回線を回線ごと
一つの回線に多重化する実セル多重化回路となる。

次に、送信側装置１の制御回路（CT）38は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が大きい場合には、現用伝送路3cに送出されている全
ての回線が予備用伝送路3hに送出されるようにヘッダ変
換テーブル書換信号34を送出する。ヘッダ変換回路（H
C）47は、前記ヘッダ変換テーブル書換34信号を受信す
ると、これまで現用伝送路3cに出力されていた全回線を
予備用伝送路3hに出力するように、それらの回線の実セ
ルを共通バッファ（CBF）21に書き込んだそのアドレス
の記憶先を出力ポート別アドレス記憶部36aから遅延回
路用アドレス記憶部36cに変更するため、ヘッダ変換テ
ーブル内のそれらの回線を識別する全てのVPIに対し
て、それに対応させて遅延回路用アドレス記憶部36cに
対応する番号とそのVPIの回線が予備用伝送路3h内で使
用する新しいVPIを書き込む。予備用伝送路3hを通る回
線には現用伝送路3cを通る回線と区別するため、別の新
しいVPIが使われる。

制御回路（CT）38は、前記ヘッダ変換テーブル書換信
号34の送出と同時に、出力ポート別アドレス記憶部36a
に対応するダウンカウンタ（DC）44にセット信号45を送
出する。その後、制御回路（CT）38は、前記ダウンカウ
ンタ（DC）44よりカウント値零信号45を受信後、セレク
タ（Ｓ）48において、出力ポート別アドレス記憶部36b
と遅延回路用アドレス記憶部36cのみ選択するように制
御信号31を変更する。以上により、この場合の伝送路切
換えは完了する。

一方、送信側装置１の制御回路（CT）38は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が小さい場合には、前記大きい場合と比較して、前記
制御回路（CT）38が、出力ポート別アドレス記憶部36a
に対応するダウンカウンタ（DC）44よりカウント値零信
号45を受信した後、その時点から、前記伝送路切換区間
における現用と予備用の伝送路の伝送遅延差以上の時間
経過後に、制御信号31を変更する点のみが異なるだけ
で、他の動作は同じである。

なお、以上述べた説明において、制御回路（CT）38
は、出力ポート別アドレス記憶部36aに対応するダウン
カウンタ（DC）44からのカウント値零信号45を用いる代
わりに、出力ポート別アドレス記憶部36aからのエンプ
ティー信号28を用いてもよい。

伝送路の切戻しは、出力ポート別アドレス記憶部36a
を遅延回路として使用するだけで、動作手順は前記切換
えと同様に行うことができる。

以上述べたように制御するため、セルの順序逆転を生
じさせないための実セル到着間隔検出回路は不要とな
る。また、遅延回路用アドレス記憶部36cはアドレスの
みを記憶すればよいため、従来方式と比べてメモリ容量
が少なくてすむ。

第４図は本発明の第四実施例を示すブロック構成図で
ある。

第４図において、49および50はセレクタ（Ｓ）であ
り、他は第３図に示したものと同じである。

セレクタ（Ｓ）49の動作は第３図のセレクタ（Ｓ）23
と同様である。セレクタ（Ｓ）50からの読出クロック29
は出力伝送路に対応する三つのタイミング位相を持って
おり、制御回路（CT）38からの制御信号31により、通常
は、共通バッファ（CBF）21とから読み出されたセルが
セル多重分離回路（DEMUX）22において、現用伝送路3c
（3e）および3d（3f）の順に分離ができるように、出力
ポート別アドレス記憶部36aおよび36bに対してそれぞれ
第一および第二のタイミング位相の読出クロック29を繰
り返し与えるように選択される。この場合、予備用伝送
路3h（3i）にはセル多重分離回路（DEMUX）22より全て
空セルが送出される。しかし、出力ポート別アドレス記
憶部36aまたは36bから読み出されたアドレスにより、共
通バッファ（CBF）21から読み出されたセルがセル多重
分離回路（DEMUX）22において、予備用伝送路3h（3i）
に分離する場合には、制御信号31により、出力ポート別
アドレス記憶部36aまたは36bに対して予備用伝送路3h
（3i）に対応する第三のタイミング位相の読出クロック
29が与えられるように選択される。

本発明の特徴は、第４図において、送信側装置１は、
第二の切換制御手段としての、ヘッダ変換回路（HC）4
7、セレクタ（Ｓ）49および50、アップダウンカウンタ
（Ｃ）43、ダウンカウンタ（Ｄ）44、ならびに制御回路
（CT）38を含み、受信側装置２は、実セル多重化手段と
してのセル多重化回路（MUX）40を含むことにある。

次に、本第四実施例の切換え動作について説明する。

本第四実施例は、伝送路の無瞬断切換に用いることが
できる。以下では、現用伝送路3cから予備用伝送路3hへ
の伝送路切換え、切戻しの手順について説明する。

まず、受信側装置２は第３図の場合と同様な制御を行
う。

次に、送信側装置１の制御回路（CT）38は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が大きい場合には、まず、ヘッダ変換テーブル書換信
号34を送出する。ヘッダ変換回路（HC）47は、前記ヘッ
ダ変換テーブル書換信号を受信すると、これまで現用伝
送路3cに出力されていた全回線について、ヘッダ変換テ
ーブルの入回線を識別するVPIごとに次の伝送路区間で
使用するVPIのみを予備用伝送路3h内で使用する新しいV
PIに変更する。予備用伝送路3hを通る回線には現用伝送
路3cを通る回線と区別するため、別の新しいVPIが使わ
れる。

制御回路（CT）38は、前記ヘッダ変換テーブル書換信
号34の送出と同時に、出力ポートアドレス記憶部36aに
対応するダウンカウンタ（DC）44にセット信号45を送出
する。その後、制御回路（CT）38は、前記ダウンカウン
タ（DC）44よりカウント値零信号45を受信直後、セレク
タ（Ｓ）50において、出力ポート別アドレス記憶部36a
に与えられる読出クロック29のタイミング位相を予備用
伝送路3hに対応する第三のタイミング位相に変更するよ
うに制御信号31を送出する。以上により、この場合の伝
送路切換えは完了する。

一方、送信側装置１の制御回路（CT）38は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が小さい場合には、前記大きい場合と比較して、前記
制御回路（CT）38が、出力ポート別アドレス記憶部36a
に対応するダウンカウンタ（DC）44よりカウント値零信
号45を受信直後、その時点から前記伝送路切換区間にお
ける現用と予備用の伝送路の伝送遅延差以上の時間の
間、制御信号31により、出力ポートアドレス記憶部36a
に対する読出クロック29の送出を停止し、その後、出力
ポート別アドレス記憶部36aに対して予備用伝送路3hに
対応する第三のタイミング位相を与えるようにセレクタ
（Ｓ）50を制御する点のみが異なるだけで、他の動作は
同じである。

なお、伝送路の切戻しも、セレクタ（Ｓ）50の制御を
変更することにより、前記切換えと同様に行うことがで
きる。

以上述べたように制御するため、セルの順序逆転を生
じさせないための実セル到着間隔検出回路は不要とな
る。また、遅延回路としても使用される出力ポート別ア
ドレス記憶部36aはアドレスのみを記憶すればよいた
め、従来方式と比べてメモリ容量が少なくてすむ。

第５図は本発明の第五実施例を示すブロック構成図で
ある。

第５図において、51は共通バッファ（CBF）、52、5
3、54、55および56はセレクタ（Ｓ）、57はセレクタ5
2、53および54の制御信号、58および59はアドレスチェ
ーンデータ、60a〜60c、61a〜61c、62a〜62cはフリップ
フロップ（F₁、F₂、F₃）、63a〜63cはアドレス比較回路
（C₁、C₂、C₃）、64はセット信号またはアドレス一致信
号、65はアドレス一致信号、66はセレクタ（Ｓ）55およ
び56の制御信号、ならびに67は制御回路（CT）であり、
他は第２図の場合と同じである。

ヘッダ変換回路（HC）47は、回線を識別するVPIとそ
のVPIのセルが出力されるべき伝送路番号との対応およ
び新しいVPIに変換するためのVPIを書き込んだヘッダ変
換テーブルを持っている。高速内部ハイウェイから実セ
ルが到着すると、読出クロック33を空アドレス記憶部36
dに送り、空アドレスを一つ読み出すとともに、到着し
た実セルのヘッダ内のVPIを解読後、前記ヘッダ変換テ
ーブルよりそのセルが出力されるべき伝送路番号と新し
いVPIを読み取り、その新しいVPIを前記実セルに挿入す
るとともに、セレクタ（Ｓ）52、53および54において前
記伝送路番号に対応するフリップフロップ（F₁、F₂、
F₃）60a〜60cまたは61a〜61cへの出力、またはフリップ
フロップ（F₁、F₂、F₃）60a〜60cまたは61a〜61cからの
入力が選択されるように制御信号57を送出する。また、
それと同時に前記到着した実セルおよびアドレスチェー
ンデータ58を書込アドレス25によって、共通バッファ
（CBF）51に書き込む。

これによって、空アドレス記憶部36dより読み出され
たアドレスは、前記実セルが出力されるべき伝送路に対
応するフリップフロップ（F₁、F₂、F₃）60a、60b、60c
に入力される。また、前記実セルが出力されるべき伝送
路に対応するフリップフロップ（F₁、F₂、F₃）60a、60
b、60cにラッチされていたアドレスはセレクタ（Ｓ）53
を通過してアドレスチェーンデータ58となるとともに、
前記実セルが出力されるべき伝送路に対応するフリップ
フロップ（F₁、F₂、F₃）61a、61b、61cに入力される。
さらに、また前記実セルが出力されるべき伝送路に対応
するフリップフロップ（F₁、F₂、F₃）61a、61b、61cに
ラッチされていたアドレスはセレクタ（Ｓ）52を通過し
て、書込アドレス25となる。共通バッファ（CBF）51に
書き込まれるアドレスチェーンデータ58は、実セルと同
じアドレスに書き込まれ、同じ出力伝送路に出力される
実セルについて、次に読み出されるべき実セルの格納さ
れているアドレスを示している。なお、フリップフロッ
プ（F₁、F₂、F₃）、60a〜60c、61a〜61c、62a〜62cは一
つのアドレスをラッチできる複数個のフリップフロップ
から構成されているものとする。

共通バッファ（CBF）51は、実セルおよびアドレスチ
ェーンデータ58を書込アドレス25によって書き込み、読
出アドレス26によって読み出し、読み出された実セルを
セル多重分離回路（DEMUX）22へ、またアドレスチェー
ンデータ59をセレクタ（Ｓ）55へ送出する。

フリップフロップ（F₁、F₂、F₃）60a、61a、62aは出
力伝送路3c（3e）に対応するフリップフロップ、フリッ
プフロップ（F₁、F₂、F₃）60b、61b、62bは出力伝送路3
d（3f）に対応するフリップフロップ、フリップフロッ
プ（F₁、F₂、F₃）60c、61c、62cは遅延回路に対応する
フリップフロップである。実セルの遅延回路およびその
アドレスチェーンとしての機能は、共通バッファ（CB
F）51が行っている。

セレクタ（Ｓ）55および56は制御信号66により制御さ
れ、通常は、フリップフロップ（F₁、F₂）62a、62bの順
に繰り返し選択される。フリップフロップ（F₁、F₂）62
a、62bが選択されるタイミングがそれぞれ出力伝送路3c
（3e）、3d（3f）に対応している。しかし、遅延された
実セルを共通バッファ（CBF）51より読み出す場合に
は、その遅延された実セルが出力されるべき出力伝送路
に対応するフリップフロップ（F₁、F₂）62a、62bを選択
する代わりにフリップフロップ（F₃）62cを選択する。
選択されたフリップフロップ（F₁、F₂、F₃）62a、62b、
62cからのアドレスは、セレクタ（Ｓ）56を通過して読
出アドレス26となるとともに、空アドレスとして空アド
レス記憶部36dに格納される。その読出アドレス26によ
って読み出されたアドレスチェーンデータ59は、前記選
択されたフリップフロップ（F₁、F₂、F₃）62a、62b、62
cにラッチされる。

アドレス比較回路（C₁、C₂、C₃）63a〜63cは、通常は
フリップフロップ（F₁、F₂、F₃）61a〜61cと62a〜62cに
ラッチされているアドレスを比較し、一致している場合
にはアドレス一致信号64または65を出力する。なお、こ
の場合、アドレスが一致している場合には、共通バッフ
ァ（CBF）51に格納されている対応する伝送路に出力さ
れるべき実セルまたは遅延されている実セルが無いこと
を示している。また、アドレス比較回路（C₁、C₂）63
a、63bは、制御回路（CT）67からのセット信号64により
フリップフロップ（F₁、F₂）61a、61bにラッチされてい
るアドレスをセットし、そのセットされたアドレスとフ
リップフロップ（F₁、F₂）62a、62bにラッチされている
アドレスとを比較し、一致している場合にはアドレス一
致信号64を送出する。なお、この場合、アドレスが一致
した時点は、共通バッファ（CBF）51の前記セットされ
たアドレスに記憶されたセルが読み出される時点を示し
ている。

本発明の特徴は、第５図において、送信側装置１は、
遅延回路用アドレス記憶部としてのフリップフロップ
（F₂）60c、61cおよび62cと、第一の回線切換制御手段
としての、ヘッダ変換回路（HC）47、セレクタ（Ｓ）52
〜56、比較回路（C₁、C₂、C₃）63a〜63c、ならびに制御
回路（CT）67とを含み、受信側装置２は、実セル多重化
手段としての、セル多重化回路（MUX）40を含むことに
ある。

次に、本第五実施例の切換えた動作について説明す
る。

本第五実施例は、回線切換を無瞬断で行うことができ
る。以下では、現用伝送路3a−3c−3eを通る現用回線か
ら現用伝送路3a−3d−3eを通る予備用回線への回線切換
え、切戻しの手順について説明する。

まず、受信側装置２の制御回路（CT）67は、図外のセ
ンタ装置より回線切換信号を受信すると、ヘッダ変換テ
ーブル書換信号34を送出して、現用伝送路3d内の予備用
回線より送られてくる実セルが出力伝送路3eに送出され
るように、ヘッダ変換回路（HC）47内のヘッダ変換テー
ブルに予備用回線を識別するためのVPIとフリップフロ
ップ（F₁）60aおよび61aに対応する番号とその予備用回
線が伝送路3e内で使用する新しいVPIを書き込む。この
新しいVPIは、現用伝送路3c内の現用回線を識別するVPI
が変換されるVPIと同じものである。これによって、受
信側装置２は、現用回線と予備用回線を一つの回線に多
重化する回路となる。

次に、送信側装置１の制御回路（CT）67は、回線切換
区間において、現用回線より予備用回線の伝送遅延が大
きい場合には、そのまま、現用伝送路3cに送出されてい
る現用回線のセルが現用伝送路3dを通る予備用回線に送
出されるようにヘッダ変換テーブル書換信号34を送出す
る。ヘッダ変換回路（HC）47は、前記ヘッダ変換テーブ
ル書換信号34を受信すると、現用伝送路3a内の現用回線
より送られてくる実セルが出力伝送路3dに送出されるよ
うに、ヘッダ変換テーブルの前記入り側の現用回線を識
別するVPIに対応する出力伝送路番号を出力伝送路3dに
対応する番号に変更するとともに、その回線が予備用回
線として現用伝送路3d内で使用する新しいVPIを書き込
む。現用伝送路3dを通る予備用回線のセルには現用伝送
路3c内の現用回線とは別の新しいVPIが使われる。以上
により、この場合の回線切換を完了する。

一方、送信側装置１の制御回路（CT）67は、回線切換
区間において、現用回線より予備用回線の伝送遅延が小
さい場合には、まず、ヘッダ変換テーブル書換信号34を
送出して、ヘッダ変換回路（HC）47のヘッダ変換テーブ
ルに現用伝送路3a内の現用回線から送られてくる実セル
を共通バッファ（CBF）51内の遅延回路に蓄積されるよ
うに、遅延回路としてフリップフロップ（F₃）60cおよ
び61cに対応する番号とその回線が予備用回線として現
用伝送路3d内で使用される新しいVPIを書き込む。制御
回路（CT）67は、前記ヘッダ変換テーブル書換信号34を
送出直後にアドレス比較回路（C₁）63aにセット信号64
を送出する。

その後制御回路（CT）67は、前記アドレス比較回路
（C₁）63aよりアドレス一致信号64を受信後、その時点
から、前記回線切換区間における現用と予備用の回線の
伝送遅延差以上の時間経過後に、制御信号66により、セ
レクタ（Ｓ）55および56において、フリップフロップ
（F₂）62bの選択を一時停止して、その代わりにフリッ
プフロップ（F₃）62cを選択するように変更する。その
後、制御回路（CT）67は、アドレス比較回路（C₂）63c
からのアドレス一致信号65を受信直後に、現用伝送路3a
から送られてくる現用回線のセルを直接共通バッファ
（CBF）51の出力伝送路3dに対応する領域に書き込むよ
うにヘッダ変換テーブル書換信号34を送出する。ヘッダ
変換回路（HC）47は、このヘッダ変換テーブル書換信号
34を受信直後にヘッダ変換テーブルの入り側の現用回線
を識別するVPIに対応する出力伝送路番号を伝送路3dに
対応する値に変更する。

さらに、制御回路（CT）67は、前記ヘッダ変換テーブ
ル書換信号34の送出と同時に、制御信号66により、セレ
クタ（Ｓ）55および56において、フリップフロップ
（F₃）62cの選択を停止して、その代わりにフリップフ
ロップ（F₂）62bを選択するように変更する。これによ
って、この場合の回線切換えは完了する。

以上の説明では、遅延回路に関係するフリップフロッ
プ（F₃）62cをフリップフロップ（F₂）62bに対して完全
に優先して選択する優先制御の場合について述べたが、
遅延回路内の予備用回線のセルがなくなるまで、一定の
選択比でフリップフロップ（F₃）62cと（F₂）62bを選択
してもよい。

また、以上説明した回線切換方式では、制御回路（C
T）67が遅延回路に関係するアドレス比較回路（C₃）63c
からのアドレス一致信号65を受信してから、ヘッダ変換
テーブル書換信号34を送出してヘッダ変換回路（HC）47
内のヘッダ変換テーブルの書き換えが行われるまでの間
に、予備用回線のセルが共通バッファ（CBF）51に新た
に書き込まれることがないことを前提としている。しか
し、高速内部ハイウェイの速度が速く、１セルの占有時
間が短くなると、前記ヘッダ変換テーブルの書き換えの
前に予備用回線のセルが共通バッファ（CBF）51に書込
まれる可能性がある。その場合には、制御回路（CT）67
はヘッダ変換回路（HC）47のヘッダ変換テーブルの書き
換えが行われた後も、しばらくの間、制御信号66により
フリップフロップ（F₂）62bに対してフリップフロップ
（F₃）62cを優先制御し、遅延回路内の予備用回線のセ
ルが完全になくなった時点で、前記優先制御を解除し、
セルを伝送路3dに出力するためのアドレスを選択するタ
イミングでは、フリップフロップ（F₂）62bのみを選択
するようにする。

以上述べたように制御するため、セルの順序逆転を生
じさせないための実セル到着間隔検出回路は不要とな
る。また、遅延回路を構成するためのアドレスチェーン
はアドレスのみを記憶すればよいため、従来方式と比べ
てメモリ容量が少なくてすむ。

以上説明した第一、第二および第五実施例における回
線切換方式は、送信側装置１の受信側装置２の間に中継
ノード装置がある場合にも同様に適用できる。

第６図は本発明の第六実施例を示すブロック構成図で
ある。

第６図において、各回路は第３図および第５図に用い
たものと同じである。

セレクタ（Ｓ）55および56は、通常は、制御信号66に
より、フリップフロップ（F₁）62aおよび62bのみを、そ
れぞれ出力伝送路3c（3e）および3d（3f）に対応するタ
イミングで選択する。この場合、予備用伝送路3h（3i）
には、多重分離回路（DEMUX）22より、連続して空セル
が送出される。しかし、共通バッファ（CBF）51に蓄積
されている予備用伝送路に出力されるべきセルを読み出
す場合には、セレクタ（Ｓ）55および56は、制御信号66
により、フリップフロップ（F₃）62cも予備用伝送路3h
（3i）に対応するタイミングで選択する。

第６図における本発明の特徴は、第５図と同様で、制
御回路（CT）67が伝送路切換えの制御を行うように構成
される。

次に、本第六実施例の切換え動作について説明する。

本第六実施例は、伝送路切換を無瞬断で行うことがで
きる。ここでは、現用伝送路3cから予備用伝送路3hへの
切換え、および切戻しの手順について説明する。

まず、受信側装置２の制御回路（CT）67は、図外のセ
ンタ装置により伝送路切換信号を受信すると、ヘッダ変
換テーブル書換信号34を送出して、ヘッダ変換回路（H
C）47のヘッダ変換テーブルを第３図の場合と同様に変
更する。

次に、送信側装置１の制御回路（CT）67は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が大きい場合には、現用伝送路3cに送出されている全
ての回線が予備用伝送路3hに送出されるようにヘッダ変
換テーブル書換信号34を送出する。ヘッダ変換回路（H
C）47は、前記ヘッダ変換テーブル書換信号34を受信す
ると、これまで現用伝送路3cに出力されていた全回線を
予備用伝送路3hに出力するように、それらの回線の実セ
ルを書き込むべき共通バッファ（CBF）51内の領域を出
力伝送路3cに対応するアドレスチェーン領域から予備用
伝送路としての出力伝送路3hに対応するアドレスチェー
ン領域に変更するため、ヘッダ変換テーブル内のそれら
の回線を識別する全てのVPIに対して、それに対応させ
て遅延回路に関与するフリップフロップ（F₃）60cおよ
び61cに対応する番号とそのVPIの回線が予備用伝送路3h
内で使用する新しいVPIを書き込む。予備用伝送路3hを
通る回線には現用伝送路3cを通る回線と区別するため、
別の新しいVPIが使われる。

制御回路（CT）67は、前記ヘッダ変換テーブル書換信
号34の送出と同時に、アドレス比較回路（C₃）63aにセ
ット信号64を送出する。その後、制御回路（CT）67は、
前記アドレス比較回路（C₃）63aよりアドレス一致信号6
4を受信後、セレクタ（Ｓ）55および56において、フリ
ップフロップ（F₂）62bおよび（F₃）62cをそれぞれ出力
伝送路3d、および予備用伝送路3hに対応するタイミング
で選択するように、制御信号66を変更する。以上によ
り、この場合の伝送路切換は完了する。

一方、送信側装置１の制御回路（CT）67は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が小さい場合には、前記大きい場合と比較して、前記
制御回路（CT）67が、出力伝送路3cに対応するアドレス
比較回路63aよりアドレス一致信号64を受信した後、そ
の時点から、前記伝送路切換区間における現用と予備用
の伝送路の伝送遅延差以上の時間経過後に、制御信号66
を変更する点のみが異なるだけで、他の動作は同じであ
る。

伝送路の切戻しは、共通バッファ（CBF）51内の出力
伝送路3cに対応するアドレスチェーンを遅延回路として
使用するだけで、動作手順は前記切換えと同様に行うこ
とができる。

以上述べたように制御するため、セルの順序逆転を生
じさせないための実セル到着間隔検出回路は不要とな
る。また、遅延回路としてのアドレスチェーンはアドレ
スのみを記憶すればよいため、従来方式と比べてメモリ
容量が少なくてすむ。

第７図は本発明の第七実施例を示すブロック構成図で
ある。

第７図において、68、69、70、71および72はセレクタ
（Ｓ）、73はセレクタ（Ｓ）71および72の制御信号であ
り、他は第６図に示したものと同じである。

セレクタ（Ｓ）68、69および70の動作は第６図のセレ
クタ（Ｓ）52、53および54と同様である。セレクタ
（Ｓ）71および72は、通常は、制御信号73により、フリ
ップフロップ（F₁）62aおよび（F₂）62bをそれぞれ出力
伝送路3c（3e）および3d（3f）に対応するタイミングで
選択する。この場合、予備用伝送路3h（3i）には、多重
分離回路（DEMUX）22より、連続して空セルが送出され
る。しかし、共通バッファ（CBF）51に蓄積されている
予備用伝送路に出力されるべきセルを読み出す場合に
は、セレクタ（Ｓ）71および72は、制御信号73より、フ
リップフロップ（F₁）62a、｛（F₂）62b｝を予備用伝送
路3h（3i）、フリップフロップ（F₂）62b｛（F₁）62a｝
を出力伝送路3c（3e）または3d（3f）に対応するタイミ
ングで選択する。

本発明の特徴は、第７図において、送信側装置１は、
第二の回線切換制御手段としての、ヘッダ変換回路（H
C）47、セレクタ（Ｓ）68〜71、比較回路（C₁、C₂）63
a、63bならびに制御回路（CT）67を含み、受信側装置２
は、実セル多重化手段としての、セル多重化回路（MU
X）40を含むことにある。

次に、本第七実施例の切換え動作について説明する。

本第七実施例は、伝送路の無瞬断切換に用いることが
できる。以下では、現用伝送路3cから予備用伝送路3hへ
の伝送路切換え、および切戻しの手順について説明す
る。

まず、受信側装置２は、第６図の場合と同様な制御を
行う。

次に、送信側装置１の制御回路（CT）67は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が大きい場合には、現用伝送路3cに送出されている全
ての回線が予備用伝送路3hに送出されるようにヘッダ変
換テーブル書換信号34を送出する。ヘッダ変換回路（H
C）47は、前記ヘッダ変換テーブル書換信号34を受信す
ると、これまで現用伝送路3cに出力されていた全回線に
ついて、ヘッダ変換テーブルの入回線を識別するVPIご
とに次の伝送路区間で使用するVPIのみを予備用伝送路3
h内で使用する新しいVPIに変更する。予備用伝送路3hを
通る回線には現用伝送路3cを通る回線と区別するため、
別の新しいVPIが使われる。

制御回路（CT）67は、前記ヘッダ変換テーブル書換信
号34の送出と同時に、アドレス比較回路（C₁）63aにセ
ット信号64を送出する。その後、制御回路（CT）67は、
前記アドレス比較回路（C₁）63aよりアドレス一致信号6
4を受信後、セレクタ（Ｓ）71および72において、フリ
ップフロップ（F₂）62bおよび（F₁）62aをそれぞれ出力
伝送路3d、および予備用伝送路3hに対応するタイミング
で選択するように、制御信号73を変更する。以上によ
り、この場合の伝送路切換は完了する。

一方、送信側装置１の制御回路（CT）67は、伝送路切
換区間において、現用伝送路より予備用伝送路の伝送遅
延が小さい場合には、前記大きい場合と比較して、前記
制御回路（CT）67が、出力伝送路3cに対応するアドレス
比較回路63aよりアドレス一致信号64を受信直後、その
時点から前記伝送路切換区間における現用と予備用の伝
送路の伝送遅延差以上の時間の間、制御信号73により、
セレクタ（Ｓ）71および72において、フリップフロップ
（F₁）62aの選択のみを停止し、その後、フリップフロ
ップ（F₂）62bおよび（F₁）62aをそれぞれ出力伝送路3
d、および予備用伝送路3hに対応するタイミングで選択
するように、制御信号73を変更する点のみが異なるだけ
で、他の動作は同じである。

なお、伝送路の切戻しも、セレクタ（Ｓ）71および72
の制御を変更することにより、前記切換えと同様に行う
ことができる。

〔発明の効果〕

本発明では、共通バッファへのセルの書き込みアドレ
スを出力ポート別に記憶し、待行列処理する出力ポート
別アドレス記憶部を有する共通バッファ形スイッチにお
いて、前記出力ポート別アドレス記憶部とは別に、共通
バッファへのセルの書込アドレスを記憶し、遅延回路と
して機能する遅延回路用アドレス記憶部を設け、この遅
延回路用アドレス記憶部により、現用の伝送路または回
線のセルを所望の時間遅延させた後、予備用の伝送路ま
たは回線に切り換えるか、または、前記出力ポート別ア
ドレス記憶部を用いて現用伝送路のセルを所望の時間遅
延させた後、予備用の伝送路に切り換えることにより、
セルの順序逆転がなくなるため、従来必要であった実セ
ル到着間隔検出回路は不要となる効果がある。また、こ
のため、回線または伝送路切換に要する時間が短くなる
効果がある。

さらに、この遅延回路は、セルを共通バッファに書き
込んだそのアドレスだけを記憶するため、セル自身を記
憶しなければならなかった従来方式の遅延回路に比較し
て、必要なメモリ量が非常に少なくてすむ効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例を示すブロック構成図。第２図は本発明の第二実施例を示すブロック構成図。第３図は本発明の第三実施例を示すブロック構成図。第４図は本発明の第四実施例を示すブロック構成図。第５図は本発明の第五実施例を示すブロック構成図。第６図は本発明の第六実施例を示すブロック構成図。第７図は本発明の第七実施例を示すブロック構成図。第８図は本発明における情報列フォーマットの一例を示
す説明図。第９図は従来例を示すブロック構成図。１……送信側装置、２……受信側装置、３……現用回線
（伝送路）、3a〜3f……現用伝送路、3g〜3i……予備用
伝送路、４……予備用回線（伝送路）、５……クロスコ
ネクトスイッチ（XSW）、６……実セル到着間隔検出回
路（RCDT）、７……実セル到着間隔指定信号または実セ
ル到着間隔検出信号、８……実セル分離回路（RCS）、
９……実セル分離指定信号または実セル分離解除信号、
10……ファーストインファーストアウトメモリ（FIF
O）、11、29、30、32、33……読出クロック、12、28…
…エンプティー信号、13……ヘッダ変換テーブル書換信
号、14、38、67……制御回路（CT）、20……ヘッダ変換
回路（HC）、21、51……共通バッファ（CBF）、22……
セル多重分離回路（DEMUX）、23、24、48〜50、52〜5
6、68〜72……セレクタ（Ｓ）、25……書込アドレス、2
6……読出アドレス、27……オア回路、31、35、42、5
7、66、73……制御信号、34……ヘッダ変換テーブル書
換信号または制御信号、36a、36b……出力ポート別アド
レス記憶部（FIFO）、36c……遅延回路用アドレス記憶
部（FIFO）、36d……空アドレス記憶部（FIFO）、37、3
9……インタフェース回路（IF）、40……セル多重化回
路（MUX）、41……書込クロック、43……アップダウン
カウンタ（Ｃ）、44……ダウンカウンタ（DC）、45……
セット信号またはカウント値零信号、46……カウント
値、47……ヘッダ変換回路（HC）、58、59……アドレス
チェーンデータ、60a〜60c、61a〜61c、62a〜62c……フ
リップフロップ（F₁、F₂、F₃）、63a〜63c……アドレス
比較回路（C₁、C₂、C₃）、64……セット信号またはアド
レス一致信号、65……アドレス一致信号。

Claims

(57)【特許請求の範囲】

【請求項１】到着する実セルを一時記憶する共通バッフ
ァと、この共通バッファに実セルを書き込んだアドレス
を記憶する出力ポート別アドレス記憶部と、この出力ポ
ート別アドレス記憶部から読み出されたアドレスを空ア
ドレスとして記憶する空アドレス記憶部とを含み、セル
を単位として現用の回線を予備用の回線に切り換える切
換手段を有する送信側装置と受信側装置とを備えた回線
切換え方式において、前記送信側装置は、前記出力ポート別アドレス記憶部とは別に設けられ到着
する実セルを前記共通バッファに書き込んだアドレスを
記憶し遅延回路として動作する遅延回路用アドレス記憶
部と、所定の回線切換え区間において、予備用の回線または伝
送路の遅延時間が現用の回線または伝送路の遅延時間よ
りも大きい場合には任意のセルの区切りで切り換え、小
さい場合には現用回線または伝送路の実セルを前記遅延
回路用アドレス記憶部を用いることにより、所定の回線
切換区間における現用と予備用の回線または伝送路の伝
送遅延差以上の時間遅延させた後、予備用の回線または
伝送路に切り換える制御を行う第一の回線切換制御手段
とを含み、前記受信側装置は、現用の回線または伝送路と予備用の回線または伝送路と
により伝送されたセルのうち実セルを一回線に多重化す
る実セル多重化手段を含むことを特徴とする回線切換方式。
【請求項２】到着する実セルを一時記憶する共通バッフ
ァと、この共通バッファに実セルを書き込んだアドレス
を記憶する出力ポート別アドレス記憶部と、この出力ポ
ート別アドレス記憶部から読み出されたアドレスを空ア
ドレスとして記憶する空アドレス記憶部とを含み、セル
を単位として現用の回線を予備用の回線に切り換える切
換手段を有する送信側装置と受信側装置とを備えた回線
切換え方式において、前記送信側装置は、所定の回線切換区間において、予備用の回線または伝送
路の遅延時間が現用の回線または伝送路の遅延時間より
も大きい場合には任意のセルの区切りで切り換え、小さ
い場合には現用の伝送路の実セルを、対応する前記出力
ポート別記憶部からのアドレス読み出しを所定の回線切
換区間における現用と予備用の伝送路の伝送遅延差以上
の時間停止することにより遅延させた後、予備用の伝送
路に切り換える制御を行う第二の回線切換制御手段を含
み、前記受信側装置は、現用の回線または伝送路と予備用の回線または伝送路と
により伝送されたセルのうち実セルを一回線に多重化す
る実セル多重化手段を含むことを特徴とする回線切換方式。