JPH0350927A - フレームアライナおよびその制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速のフレーム内にフレーム構造を有する複数
の低速度信号を多重して伝送する装置において、上記複
数の低速度信号間のフレーム位相を整合させるのに好敵
なフレームアラインメンｈ方法に関する。

〔従来の技術〕

従来の装置は、研究実用化報告第２８巻第７号のＰ２１
０の第３章３．１．１項に記載のように（１）固定遅延
そう脱＋フレームメモリ形式、（２）２フレ一ムメモリ
形式、（３）エラスティックストア＋フレームメモリ形
式の３種類があることが知られている。

これら３種類の方式は、いずれもフレームアライナ用メ
モリ（以下、フレームメモリと称する）へのデータの書
き込み位相と読み出し位相を比較し、両者の接近を検出
することによりフレームメモリへの書き込みを制御する
方式である。

〔発明が解決しようとする課題〕

高速のフレーム内に、フレーム構造を有する低速度信号
を多重して伝送する方式では、上記高速フレームを＃端
する際、同一回線より到来した低速度信号間の位相を整
合し、時間順序（以下、ＴＳＳＩと称する。ＴＳＳＩと
は工ｉｍｅ　　５ｌｏｔ　５ｅｑｕｅｎｃｅ　　Ｉｎｔ
ｅｇｒｉｔｙの略である。）を保証する必要がある。第
４図にＴＳＳＩが保証される場合を、第５図には保証さ
れない場合を記す、第４図、第５図では、ＡおよびＢの
２種類の低速フレームが有る。各フレーム内の数値は、
各フレームの発生順序を示す。受信側では所定の基準位
相に従って受信フレームのアラインメントを行う。今受
信側でＡ、Ｈの時間順序を一致させる必要がある場合、
すなわちＡ、　ＢのＴＳＳＩを保証する必要がある場合
を想定する。

このとき基準位相は第４図に示すように、Ａの発生順序
とＢの発生順序が一致する場所に存在しなければならな
い。

上記従来技術はいずれもＱｌ−フレームのみを扱う方式
であり、前記高速フレームを終端する場合。

−旦低速度信号ごとに分離した上で、それぞれ単独にフ
レームアラインメントしなければならない。

このため第８図に示すように、終端する複数の低速度信
号が複数の発信局より到来したものである場合で、かつ
各低速度信号の位相が１フレームに渡って分布した場合
に、全ての発信局に対して発信局別にＴＳＳＩを保証し
ようとしても、全ての発信局に対してＴＳＳＩを保証し
うる基準位相を設定できず、ＴＳＳＩを保証することは
困難である。

本発明の目的はＴＳＳＩを保証しつつフレームアライン
メントを実行することにある。

〔課題を解決するための手段〕

上記目的はフレームメモリへの書き込み開始位相候鴫複
数設定し、高速フレーム内に格納される低速度信号ごと
に選択した書き込み開始位相を記憶するメモリ（以下、
個別フェーズメモリと称す。）と、ＴＳＳＩを保証する
複数個速度信号間に共通する書き込み開始位相を記憶す
るメモリｆ以下、共通フェーズメモリと称する。）と、
どの前記共通フェーズメモリを参照すべきかを示すメモ
リ（以下、所属メモリと称する。）を設けることにより
達成される。

また、上記目的はフレームメモリへの書き込み開始位相
候補を複数設定し、高速フレーム内に格納される低速度
信号ごとに選択した書き込み開始位相を記憶するメモリ
（以下、個別フェーズメモリと称す。）と、前記個別フ
ェーズメモリのうちどれを参照すべきかを示すメモリ（
以下、参照メモリと称する。）を各低速度信号ごとに設
け、位相整合を必要とする低速度信号間で各々異なる相
手六個速度信号の個別フェーズメモリを参照するように
参照メモリを設定する手段と、参照した相手六個速度信
号の個別フェーズメモリの値を自己の個別フェーズメモ
リに転送する手段を有することによっても達成される。

〔作用〕

本発明では、第６図に示すようにフレームメモリに予め
複数の書き込み開始位相候補を設定しておく。そして前
記高速フレーム内し９格納される低速度信号ごとに選択
した書き込み開始位相を記憶する個別フェーズメモリと
、ＴＳＳＩを保証する複数個速度信号間に共通する書き
込み開始位相を記憶する共通フェーズメモリと、どの前
記共通フェーズメモリを参照すべきかを示す所属メモリ
を設ける。−例として、Ａ、Ｂ、Ｃ，Ｄの４種類の低速
度信号が存在し、そのうちＡとＢの低速度信号間のＴＳ
ＳＩを保証する場合の前記各メモリの設定方法を第７図
を用いて説明する。まずＡ、Ｂ。

Ｃ，Ｄ各々の所属メモリの内容をそれぞれ１，１゜２．
３のように設定する。Ａの個別フェーズメモリを設定す
る場合は、まず自己の所属メモリの値を児て、共通フェ
ーズメモリ１の値を参照し、この値（、）を自己の個別
フェーズメモリに書き込む、Ｂの個別フェーズメモリを
設定する場合は。

同様に自己の所属メモリの値を見て、共通フェーズメモ
リ１の値を参照し、この値（ａ）を自己の個別フェーズ
メモリに書き込む。Ｃの個別フェーズメモリを設定する
場合は、Ｃの所属メモリの値を見て、共通フェーズメモ
リ２の値を参照し、この値（ｂ）を自己の個別フェーズ
メモリに書き込む。Ｄの個別フェーズメモリを設定する
場合は、Ｄの所属メモリの値を見て、共通フェーズメモ
リ３の値を参照し、この値（ｃ）を自己の個別フェーズ
メモリに書き込む。これにより、ＡとＢの個別フェーズ
メモリの内容は一致することになり、ＡとＢのＴＳＳＩ
を保証する基準位相をＣおよびＤに影響されることなく
設定できる。

個別フェーズメモリと共通フェーズメモリの内容を更新
するには次の２つの情報を用いる。１つはスリップ発生
情報であり、他の１つは個別フェーズメモリと共通フェ
ーズメモリの内容を比較した結果である。この２つの情
報をもとに次に示す更新動作を行う（第９図参照）。基
本的に個別フェースメモリと共通フェーズメモリの内容
が異なる場合は、共通フェーズメモリの内容を個別フェ
ーズメモリに転送する。ただしスリップが発生した場合
で、かつ個別フェーズメモリと共通フェーズメモリの内
容が一致している場合においては、新しい書き込み開始
位相を選択し、それを共通フェーズメモリおよび個別フ
ェーズメモリに記憶させる。新しい書き込み開始位相の
選択方法としては次の方法が考えられる。まず発生した
スリップが、書き込み位相が読み出し位相に接近したた
めに発生したもの（以下、前方スリップと称する。）か
、あるいは読み出し位相が書き込み位相に接近したため
に発生したもの（以下、後方スリップと称する。）かを
判断し、これにより新しい書き込み位相を選択する。す
なわち、第６図において現在の書き込み開始位相が１の
場合、発生したスリップが前記前方スリップであれば新
しい書き込み開始位相として書き込み開始位相０を選択
すればよい。また１発生したスリップが前記後方スリッ
プであれば新しい書き込み開始位相として書き込みσ崎
位相２を選択すればよい。この選択動作はメモリの内容
に１を加算あるいは減算することにより容易に実現可能
である。

上記動作により、高速のフレーム内に格納されたフレー
ム構造を有する低速度信号間のＴＳＳＩを保証しつつフ
レームアラインメントを実行できる。

また１次の動作によっても高速のフレーム内に格納され
たフレーム構造を有する低速度信号間のＴＳＳＩを保証
しつつフレームアラインメントを実行できる。

まず、第６図に示すようにフレームメモリに予め複数の
書き込み開始位相候補を設定しておく。

そして前記高速フレーム内に格納される低速度信号ごと
に選択した書き込み開始位相を記憶する個別フェーズメ
モリと、前記個別フェーズメモリのうちどれを参照すべ
きかを示すメモリ（以下、参照メモリと称する。）を各
低速度信号ごとに設ける。−例として、Ａ、Ｂ、Ｃ，Ｄ
の４種類の低速度信号が存在し、そのうちＡとＢとＣの
低速度信号間のＴＳＳＩを保証する場合の前記各メモリ
の設定方法を第１３図を用いて説明する。まずＡ。

Ｂ、Ｃ，Ｄ各々の参照メモリの内容をそれぞれ１０．０
０，０１のように設定する。Ａの個別フェーズメモリを
設定する場合は、まず自己の参照メモリの値を見て、Ｃ
の個別フェーズメモリの値を参照し、この値が自己の個
別フェーズメモリの値と異なっている場合はＣの個別フ
ェーズメモリの値を自己の個別フェーズメモリに転送す
る。Ｂの個別フェーズメモリを設定する場合は、まず自
己の参照メモリの値を見て、Ａの個別フェーズメモリの
値を参照し、この値が自己の個別フェースメモリの値と
異なっている場合はＡの個別フェーズメモリの値を自己
の個別フェーズメモリに転送する。Ｃの個別フェーズメ
モリを設定する場合は、まず自己の参照メモリの値を見
て、Ｂの個別フェーズメモリの値を参照し、この値が自
己の個別フェーズメモリの値と異なっている場合はＢの
個別フェーズメモリの値を自己の個別フェーズメモリに
転送する。このようにＴＳＳＩの保証を必要とする低速
度信号間（この場合は、ＡとＢとＣ）で。

互いに異なる相手を指定すれば、ＡとＢとＣの個別フェ
ーズメモリの内容は一致することになり、ＡとＢとＣの
ＴＳＳＩを保証する基準位相をＤに影響されることなく
設定できる。

個別フェーズメモリと共通ンエーズメモリの内容を更新
するには次の２つの情報を用いる。１つはスリップ発生
情報であり、他の１つは自己の個別フェーズメモリと参
照メモリに指定した相手の個別フェーズメモリの内容を
比較した結果である。

この２つの情報をもとに次に示す更新動作を行う（第１
４図参照）。基本的に自己の個別フェーズメモリと参照
メモリに指定した相手の個別フェーズメモリの内容が異
なる場合は、参照メモリに指定した相手の個別フェーズ
メモリの内容を自己の個別フェーズメモリに転送する。

ただしスリップが発生した場合で、かつ自己の個別フェ
ーズメモリと参照メモリに指定した相手の個別フェーズ
メモリの内容が一致している場合においては、新しい書
き込み開始位相を選択し、それを自己の個別フェーズメ
モリに記憶させる。

上記動作により、高速のフレーム内に格納されたフレー
ム構造を有する低速度信号間のＴＳＳＩを保証しつつフ
レームアラインメントを実行できる。

〔実施例〕

本発明の第１の実施例を第１図を用いて説明する。本実
施例におけるフレームアライナ制御回路は入ハイウエイ
１１上のデータの同期パターンを検出する同期パターン
検出回路２と、入ハイウエイ１１上のデータを記憶する
フレームメモリ１と、各低速フレームのフレームメモリ
１への書き込みアドレスを記憶するＲＡＭカウンタ３と
、読み出しアドレスを記憶するＲＡＭカウンタ４と、読
み出しと書き込みの位相を比較しスリ、プを検出する位
相比較器５と、制御部６と、高速フレーム内に格納され
る低速度信号ごとに選択した書き込み開始位相を記憶す
る個別フェーズメモリ７と、ＴＳＳＩを保証する複の低
速度信号間に共通する書き込み開始位相を記憶する共通
フェーズメモリ８と、どの前記共通フェーズメモリを参
照すべきかを示す所属メモリ９と、フレームカウンタ１
０とからなる。ただしＲＡＭカウンタとは、低速度信号
に個別に対応したカウンタの状態遷移情報をＲＡＭに記
憶し、その更新動作を多重処理で行うカウンタである。

低速フレームは第３図に示すようにＡ、Ｂ、Ｃ，Ｄの４
種類が存在し、Ａ、Ｂ。

Ｃ，Ｄの順にバイト多重されて伝送される。フレーム長
はいずれも４バイトである。入ハイウエイ１１上では信
号は８並列に展開されて伝送されているものとする。フ
レームＡの先頭には同期パターンＦ１（１バイト）が、
フレームＢ、Ｃ，Ｄの先頭には同期パターンＦ２（１バ
イ１〜）が配置されており、Ｆｌを同期パターン検出回
路が検出した場合は、フレームカウンタをクリアする。

フレームメモリは第２図に示すようになっており、低速
フレームの１フレ一ム分の容量を持つ、書き込み開始位
相は０，１，２．３の４種類がある。各ブロックのアド
レスは第２図のカッコ内に示すようになっており、（０
０００〜１１１１）までである。アドレスの下位２ビツ
トは各低速フレームの種類に対応している。すなわち、
Ａはｏｏ、ｎは０１．Ｃは１０．Ｄは１１である。

フレームカウンタ１ｏの値に従ってフレームＡ。

Ｂ、Ｃ，Ｄに対するアドレスを個別フェーズメモリ７と
所属メモリ９に与える（今Ａ、Ｂ、Ｃ，Ｄに対応する個
別フェーズメモリ７と所属メモリ９ノアドレスハ、ツレ
ぞれ００，０１，１０．１１であるとする。）。所属メ
モリは各低速フレームの参照すべき共通フェーズメモリ
８のアドレスを有しており、所属メモリ９内の指定され
たアドレスの値を共通フェーズメモリ８のアドレスに与
える。これで低速フレームごとの個別フェーズメモリ７
の値と共通フェーズメモリ８の値を制御部６は知ること
ができ、さらに位相比較器５の検出するスリップ発生情
報をもとに図９の操作に従い。

個別フェーズメモリ７と共通フェーズメモリ８の内容を
更新する。すなわち、共通フェーズメモリ８の値と個別
フェーズメモリ７の値が異なっている場合は、共通フェ
ーズメモリ８の値を個別フェーズメモリに転送する。ま
た、共通フェーズメモリ８の値と個別フェーズメモリ７
の値が一致している場合でも、スリップが発生した場合
は新しい書き込み開始位相を選択し、共通フェーズメモ
リ８と個別フェーズメモリ７に記憶させる。スリップ発
生時、位相比較器５は発生したスリップが、書き込み位
相が読み出し位相に接近したために発生したもの（以下
、前カスリップと称する。）が、あるいは読み出し位相
が書き込み位相に接近したために発生したもの（以下、
後方・スリップと称する。）かを判断し、これにより新
しい書き込み位相を選択する。すなわち、第２図におい
て現在の書き込み開始位相が１の場合１発生したスリッ
プが前記１）「方スリップであれば新しい書き込み開始
位相として書き込み開始位相Ｏを選択する。また。

発生したスリップが前記後方スリップであれば新しい書
き込み開始位相として書き込み開始位相２を選択する。

この選択動作はメモリの内容に１を加算あるいは減算す
ることに実行する。ただし、この場合の加減算は、書き
込み開始位相の総数（本実施例の場合は４）を法とする
演算である。

また、位相比較器５は２つのスリップ発生判定条件を持
っている。これを第１０図と第１１図に示す。スリップ
発生認定範囲は、フレームメモリ１の読み出し用ＲＡＭ
カウンタ４の値により設定される。ＲＡＭカウンタ４の
値が０の場合が読み出し開始時期であり、この値に近い
時間（第１０図及び第１１図の矢印部分）において書き
込みが開始された場合は、スリップが発生したと判断す
る。第１０図は、スリップ発生時に新しい書き込み開始
位相を設定する場合のスリップ発生認定範囲であり、こ
れを第１１図に示す平常時のスリップ発生認定範囲より
も広くとることにより、より厳しい条件のもとで新しい
書き込み開始位相を選択し、より安定な状態を選択する
。

ＲＡ　Ｍカウンタ３にはアドレスの上位２ビツトのみが
記憶されており、アドレスの下位２ビツトはフレームの
種類と一致するのでフレームカウンタ１０の値の下位２
ビツトを用いる。同期パターン検出回路２が同期パター
ンを検出した場合は、制御部６は個別フェーズメモリ７
と共通フエーズメモリ８の値を参照してＲＡＭカウンタ
３に初期値を設定する。この場合初期値は、００もしく
は１０の２種類のみである。フレームメモリ１へのデー
タの書き込みが終了するとＲＡＭカウンタ３の値に１を
加える（モジュラス４）。

以上の動作により、ＴＳＳＩを保証しつつ、多重処理に
よりフレームアラインメントを実行する。

本発明の第２の実施例を第１５図を用いて説明する。本
実施例におけるフレームアライナ制御回路は入ハイウエ
イ１１上のデータの同期パターンを検出する同期パター
ン検出回路２と、入ハイウエイ１１上のデータを記憶す
るフレームメモリ１と、各低速フレームのフレームメモ
リ１への書き込みアドレスを記憶するＲＡＭカウンタ３
と、読み出しアドレスを記憶するＲＡＭカウンタ４と、
読み出しと書き込みの位相を比較しスリップを検出する
位相比較器５と、制御部６と、高速フレーム内に格納さ
れる低速度信号ごとに選択した書き込み開始位相を記憶
する個別フェーズメモリ３０と、どの前記個別フェーズ
メモリ３０を参照すべきかを示す参照メモリ３１と、フ
レームカウンタ１０とからなる。低速フレームは第３図
に示すようにＡ、Ｂ、Ｃ，Ｄの４種類が存在し、Ａ、Ｂ
。

Ｃ，Ｄの順にバイ１−多重されて伝送される。フレーム
長はいずれも４バイトである。入ハイウエイ１１上では
信号は８並列に展開されて伝送されているものとする。

フレームＡの先頭には同期パターンＦ１（１バイト）が
、フレームＢ、Ｃ，Ｄの先頭には同期パターンＦ２（１
バイ１〜）が１２１されており、Ｆｌを同期パターン検
出回路が検出した場合は、フレームカウンタをクリアす
る。フレームメモリは第２図に示すようになっており、
低速フレームの１フレ一ム分の容量を持つ。書き込み開
始位相はＯ，ｌ、２．３の４種類がある。各ブロックの
アドレスは第２図のカッコ内に示すようになっており、
（００００〜１１１１）までである。アドレスの下位２
ビツトは各低速フレームの種類に対応している。すなわ
ち、Ａは００．Ｂは０１．Ｃは１０．Ｄは１１である。

象低速度フレームＡ、Ｂ、Ｃ，Ｉ）のうち、ＡとＢとＣ
の間でＴＳＳＩを保証する場合を想定する。このときＡ
、Ｂ、Ｃの参照メモリをそれぞれ異なる相手を指定する
よう設定する。すなわち第１３図に示すように、ＡはＣ
の個別フェーズメモリ３０を、Ｂはへの個別フェーズメ
モリ３０を、ＣはＢの個別フェーズメモリ３０を参照す
るよう設定する。今Ａのフレームを処理する場合を想定
する。フレームカウンタ１０の値に従ってフレームＡに
対するアドレスを個別フェーズメモリ３゜と参照メモリ
３１に与える。そして参照メモリの出力を個別フェーズ
メモリ３０に与える。これにより、制御部６はＡが現在
持っている書き込み開始位相と、Ａが参照する相手（こ
の場合はＣ）の書き込み開始位相を知ることができる。

ただし、個別フェーズメモリはデュアルボー）−ＲＡＭ
である。さらに位相比較器５の検出するスリップ発生情
報をもとに図１４の操作に従い、個別フェーズメモリ３
０の内容を更新する。すなわち、自己の個別フェーズメ
モリ３０の値と相手方の個別フェーズメモリ３０の値が
異なっている場合は、相手方の個別フェーズメモリ３ｏ
の値を自己の個別フェーズメモリ３０に転送する。また
、自己の個別フェーズメモリ３０の値と相手方の個別フ
ェーズメモリ３０の値が一致している場合でも、スリッ
プが発生した場合は新しい書き込み開始位相を選択し、
自己の個別フェーズメモリ３ｏの値だけに記憶させる。

このように、ＴＳＳＩを保証する低速度信号間において
連鎖的に相手を指定することにより、ＴＳＳＩを保証す
る低速度信号間における共通基準位相を設定できる。

以上の動作により、ＴＳＳＩを保証しつつ、多重処理に
よりフレームアラインメントを実行する。

本発明の第３の実施例を第１２図を用いて説明する。本
実施例においては１つの現用系５５ど１つの予備系５６
が存在する。現用系５５内にはフレームアライナ５１と
フレームアライナ制御部５３が存在し、予備系５６内に
はフレームアライナ５２とフレームアライナ制御部５４
が存在する。

入力は０糸長重化信号７１と１糸条重化信号７２ヤキ、
ちいずれか一方がセレクタ６０および６１により選択さ
れる。出力は現用系５５と予備系５６のうちいずれか一
方がセレクタ６２により選択される。制御部５７は現用
系５５に障害が発生した場合にセレクタ６２を予備系側
に切り替える。この時、制御部５７は現用系５５内のフ
レームアライナ制御部５３内の個別フェーズメモリ、共
通フェーズメモリ、所属メモリの内容をそれぞれ予備系
５６内のフレームアライナ制御部５４内の個別フェーズ
メモリ、共通フェーズメモリ、所属メモリに転送する。

以上の動作により、無瞬断切り替えを実現する。

本発明の第４の実施例を第１２図を用いて説明する。本
実施例においては１つの現用系５５と１つの予備系５６
が存在する。現用系５５内にはフレームアライナ５１と
フレームアライナ制御部５３が存在し、予備系５６内に
はフレームアライナ５２とフレームアライナ制御部５４
が存在する。

入力は０系多重化信号７１と１糸長重化信号７２のうち
いずれか一方がセレクタ６０および６１により選択され
る。出力は現用系５５と予備系５６のうちいずれか一方
がセレクタ６２により選択される。制御部５７は現用系
５５内のフレームアライナ制御部５３内の個別フェーズ
メモリ、共通フェーズメモリ、所属メモリの内容が、そ
れぞれ予備系５６内のフレームアライナ制御部５４内の
個別フェーズメモリ、共通フェースメモリ、所属メモリ
の内容と常に一致するように制御する。

制御部５７は現用系５５に障害が発生した場合にセレク
タ６２を予備系側に切り替える。

以上の動作により、無瞬断切り替えを実現する。

〔発明の効果〕

時分割多重されたフレームを多重処理によってフレーム
アラインメントできる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は実施
例の説明に用いるフレームメモリの構造、 第３図は実施例の説明に用いるフレームの構成、第４図
はＴＳＳＩを保証できる場合を示す図、第５図はＴＳＳ
Ｉを保証できない場合を示す図、第６図はフレームメモ
リの構造を示す図、第７図は各メモリの働きを示す図、 第８図は低速度信号が複数の発信局より到来した場合を
示す図、 第９図は各メモリの更新動作を示す図、第１０図はスリ
ップ発生時のスリップ発生判定条件を示す図、 第１１図は定常時のスリップ発生判定条件を示す図、 第１２図は第３および第４の実施例を示す図、第１３図
は第２の実施例に用いる各メモリの状態を示す図、 第１４図は第２の実施例に用いる各メモリの更新動作を
示す図、 第１５図は第２の実施例を示す図である。 １・・・同期パターン検出回路。 ２・・・フレームメモリ。 ３・・・ＲＡＭカウンタ、４・・・ＲＡＭカウンタ。 ５・・・位相比較器、６・・・制御部。 ７・・・個別フェーズメモリ。 ８・・・共通フェーズメモリ。 ９・・・所属メモリ、１０・・・フレー１１カウンタ。 １１・・入ハイウェイ。 １２・・・出ハイウェイ。 １４・・同期パターン検出１青報。 １５・・前方スリップ検出情報。 １６・・・後方スリップ検出情報。 ５１・・・フレームアライナ。 ５２・・・フレームアライナ。 ５３・・フレームアライナ制御部。 ５４・・・フレームアライナ制御部。 ５５・・・現用系、５６・・・予備系、５７・・・制御
部。 ５８・・メモリ内容を転送する際のデータの流れ。 ６０・・・セレクタ、６１・・・セレクタ。 ６２・・・セレクタ。 ７１・・・Ｏ系多重化信号。 ７２・・・１糸条重化信号。 ７３・・・出力多重化信号。 １０・・・フレームカウンタ。 １１・・・入ハイウェイ、１２・出ハイウェイ。 ４・・・同期パターン検出情報。 ５・・・前方スリップ検出情報。 ６・・・後方スリップ検出情報。 ０・・・個別フェーズメモリ。 １・・・参照メモリ。 葛 図 第 図 萬 牛 図 ↓ 竿 図 信 ４刻 ８　　　　　　　（０）　　　　　Ｃ１）　　　　　（
２）葛名　闇 フレーへ　メモリ 襦 篤 ９ 図 躬 ７ コ（卸Ｉ町 菓 ３ 図 ワ 篤 ／４− 図

Claims (1)

1. 【特許請求の範囲】 １、高速フレーム内にフレーム構造を有する複数の低速
   度信号を多重して伝送する装置において、フレームアラ
   イナ用メモリへの書き込み開始位相の候補を複数設定し
   、前記高速フレーム内に格納される低速度信号のうち、
   位相整合を必要とする低速度信号間で共有する書き込み
   開始位相を記憶したメモリ（以下、共通フェーズメモリ
   と称する）を参照することにより前記フレームアライナ
   用メモリへの書き込み開始位相の候補のなかから書き込
   み開始位相を選択することを特徴とするフレームアライ
   ナ制御方法。 ２、位相整合を必要とする低速度信号間で共有する書き
   込み開始位相を記憶したメモリを参照する方法は、複数
   設けられた前記共通フェーズメモリのうち、どの前記共
   通フェーズメモリを参照すべきかを示すメモリを介する
   方法であることを特徴とする請求項１記載のフレームア
   ライナ制御方法。 ３、高速フレーム内にフレーム構造を有する複数の低速
   度信号を多重して伝送する装置において、フレームアラ
   イナ用メモリへの書き込み開始位相の候補を複数設定し
   、前記高速フレーム内に格納される各低速度信号ごとに
   前記フレームアライナ用メモリへの書き込み開始位相の
   候補のなかから選択した書き込み開始位相を記憶するメ
   モリ（以下、個別フェーズメモリと称する）と、前記個
   別フェーズメモリのうちどれを参照するべきかを示すメ
   モリ（以下、参照メモリと称する）を各低速度信号ごと
   に設け、位相整合を必要とする低速度信号間で各々異な
   る相手方低速度信号の個別フェーズメモリを参照するよ
   うに参照メモリを設定する手段と、参照した相手方低速
   度信号の個別フェーズメモリの値を自己の個別フェーズ
   メモリに転送する手段を有することを特徴とするフレー
   ムアライナ制御方法。４、発生したスリップが書き込み
   位相が読み出し位相を追い越そうとしたために発生した
   ものか、あるいは読み出し位相が書き込み位相を追い越
   そうとしたために発生したものかを判断し、これにより
   新しい書き込み開始位相の選択則を切り替える手段を有
   することを特徴とする請求項１又は請求項２記載のフレ
   ームアライナ制御方法。 ５、書き込み開始位相の選択則における選択対象は、現
   在保持している書き込み開始位相に対して時系列的に進
   みもしくは遅れ方向に隣接した書き込み開始位相である
   ことを特徴とする請求項４記載のフレームアライナ制御
   方法。 ６、フレームアラインメントを時分割の多重処理で行う
   ことを特徴とする請求項１又は請求項３記載のフレーム
   アライナ制御方法。 ７、初期設定時のスリップ判定条件と定常時のスリップ
   判定条件が異なることを特徴とする請求項１又は請求項
   ３記載のフレームアライナ制御方法。 ８、前記低速度信号の種類が複数ある場合は、異なる種
   類の信号ごとにフレームアライナ用メモリにおけるスリ
   ップ発生判定条件を持つことを特徴とする請求項１又は
   請求項３記載のフレームアライナ制御方法。 ９、フレームアライナに冗長構成を持たせ、１つの現用
   系と１つ以上の予備系を並列に運転する場合、現用系か
   ら予備系への切り替えを行う際に、予め現用系の前記共
   通フェーズメモリの内容を予備系の前記共通フェーズメ
   モリへ転送することを特徴とする請求項１記載のフレー
   ムアライナ制御方法。 １０、フレームアライナに冗長構成を持たせ、１つの現
   用系と１つ以上の予備系を並列に運転する場合、現用系
   から予備系への切り替えを行う際に、予め現用系の前記
   個別フェーズメモリの内容を予備系の前記個別フェーズ
   メモリへ転送することを特徴とする請求項３記載のフレ
   ームアライナ制御方法。 １１、フレームアライナに冗長構成を持たせ、１つの現
   用系と１つ以上の予備系を並列に運転する場合、現用系
   の前記共通フェーズメモリの内容に対して予備系の前記
   共通フェーズメモリの内容を常に一致させる手段を有す
   ることを特徴とする請求項１記載のフレームアライナ制
   御方法。 １２、フレームアライナに冗長構成を持たせ、１つの現
   用系と１つ以上の予備系を並列に運転する場合、現用系
   の前記個別フェーズメモリの内容に対して予備系の前記
   個別フェーズメモリの内容を常に一致させる手段を有す
   ることを特徴とする請求項３記載のフレームアライナ制
   御方法。 １３、連続して発生するスリップの回数を計数する手段
   と、前記連続して発生するスリップの回数が所定の値を
   超えた場合に警報を送出する手段を有することを特徴と
   する請求項１又は請求項３記載のフレームアライナ制御
   方法。 １４、連続して発生するスリップの回数を計数する手段
   と、前記連続して発生するスリップの回数が所定の値を
   超えた場合に前記フレームアライナ用メモリへの書き込
   み開始位相を固定する手段を有することを特徴とする請
   求項１又は請求項３記載のフレームアライナ制御方法。 １５、高速フレーム内にフレーム構造を有する複数の低
   速度信号を多重して伝送する装置において、前記低速度
   信号を記憶するフレームアライナ用メモリと、前記低速
   度信号ごとにフレームアライナ用メモリへの書き込みア
   ドレスを指示する書き込みカウンタと、前記低速度信号
   ごとにフレームアライナ用メモリへの読み出しアドレス
   を指示する読み出しカウンタと、前記読み出しカウンタ
   と書き込みカウンタの値を比較することによりスリップ
   の発生を検出する位相比較器と、高速フレーム内に格納
   される低速度信号ごとに選択した書き込み開始位相を記
   憶する第１のメモリと、位相整合を必要とする前記複数
   低速度信号間に共通する書き込み開始位相を記憶する第
   ２のメモリと、どの前記第２のメモリを参照すべきかを
   示す第３のメモリと、前記第１のメモリの内容と前記第
   ２のメモリの内容を比較した結果および前記位相比較器
   が検出するスリップ発生情報により前記フレームアライ
   ナ用メモリへの書き込み開始位相を選択する回路とから
   なるフレームアライナ。 １６、高速フレーム内にフレーム構造を有する複数の低
   速度信号を多重して伝送する装置において、前記低速度
   信号を記憶するフレームアライナ用メモリと、前記低速
   度信号ごとにフレームアライナ用メモリへの書き込みア
   ドレスを指示する書き込みカウンタと、前記低速度信号
   ごとにフレームアライナ用メモリへの読み出しアドレス
   を指示する読み出しカウンタと、前記読み出しカウンタ
   と書き込みカウンタの値を比較することによりスリップ
   の発生を検出する位相比較器と、高速フレーム内に格納
   される低速度信号ごとに選択した書き込み開始位相を記
   憶する第１のメモリと、位相整合を必要とする前記複数
   低速度信号間でどの前記第１のメモリを参照すべきかを
   示す第２のメモリと、当該低速度信号に割り当てられた
   アドレスにおける前記第１のメモリの内容と当該低速度
   信号に割り当てられたアドレスにおける前記第２のメモ
   リの内容により指定されたアドレスにおける前記第１の
   メモリの内容とを比較した結果および前記位相比較器が
   検出するスリップ発生情報により前記フレームアライナ
   用メモリへの書き込み開始位相を選択する回路とからな
   るフレームアライナ。