JPH0350927A - フレームアライナおよびその制御方法 - Google Patents
フレームアライナおよびその制御方法Info
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- JPH0350927A JPH0350927A JP1184683A JP18468389A JPH0350927A JP H0350927 A JPH0350927 A JP H0350927A JP 1184683 A JP1184683 A JP 1184683A JP 18468389 A JP18468389 A JP 18468389A JP H0350927 A JPH0350927 A JP H0350927A
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- 238000000034 method Methods 0.000 title claims description 26
- 230000015654 memory Effects 0.000 claims abstract description 247
- 238000012545 processing Methods 0.000 claims abstract description 6
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速のフレーム内にフレーム構造を有する複数
の低速度信号を多重して伝送する装置において、上記複
数の低速度信号間のフレーム位相を整合させるのに好敵
なフレームアラインメンh方法に関する。
の低速度信号を多重して伝送する装置において、上記複
数の低速度信号間のフレーム位相を整合させるのに好敵
なフレームアラインメンh方法に関する。
従来の装置は、研究実用化報告第28巻第7号のP21
0の第3章3.1.1項に記載のように(1)固定遅延
そう脱+フレームメモリ形式、(2)2フレ一ムメモリ
形式、(3)エラスティックストア+フレームメモリ形
式の3種類があることが知られている。
0の第3章3.1.1項に記載のように(1)固定遅延
そう脱+フレームメモリ形式、(2)2フレ一ムメモリ
形式、(3)エラスティックストア+フレームメモリ形
式の3種類があることが知られている。
これら3種類の方式は、いずれもフレームアライナ用メ
モリ(以下、フレームメモリと称する)へのデータの書
き込み位相と読み出し位相を比較し、両者の接近を検出
することによりフレームメモリへの書き込みを制御する
方式である。
モリ(以下、フレームメモリと称する)へのデータの書
き込み位相と読み出し位相を比較し、両者の接近を検出
することによりフレームメモリへの書き込みを制御する
方式である。
高速のフレーム内に、フレーム構造を有する低速度信号
を多重して伝送する方式では、上記高速フレームを#端
する際、同一回線より到来した低速度信号間の位相を整
合し、時間順序(以下、TSSIと称する。TSSIと
は工ime 5lot 5equence Int
egrityの略である。)を保証する必要がある。第
4図にTSSIが保証される場合を、第5図には保証さ
れない場合を記す、第4図、第5図では、AおよびBの
2種類の低速フレームが有る。各フレーム内の数値は、
各フレームの発生順序を示す。受信側では所定の基準位
相に従って受信フレームのアラインメントを行う。今受
信側でA、Hの時間順序を一致させる必要がある場合、
すなわちA、 BのTSSIを保証する必要がある場合
を想定する。
を多重して伝送する方式では、上記高速フレームを#端
する際、同一回線より到来した低速度信号間の位相を整
合し、時間順序(以下、TSSIと称する。TSSIと
は工ime 5lot 5equence Int
egrityの略である。)を保証する必要がある。第
4図にTSSIが保証される場合を、第5図には保証さ
れない場合を記す、第4図、第5図では、AおよびBの
2種類の低速フレームが有る。各フレーム内の数値は、
各フレームの発生順序を示す。受信側では所定の基準位
相に従って受信フレームのアラインメントを行う。今受
信側でA、Hの時間順序を一致させる必要がある場合、
すなわちA、 BのTSSIを保証する必要がある場合
を想定する。
このとき基準位相は第4図に示すように、Aの発生順序
とBの発生順序が一致する場所に存在しなければならな
い。
とBの発生順序が一致する場所に存在しなければならな
い。
上記従来技術はいずれもQl−フレームのみを扱う方式
であり、前記高速フレームを終端する場合。
であり、前記高速フレームを終端する場合。
−旦低速度信号ごとに分離した上で、それぞれ単独にフ
レームアラインメントしなければならない。
レームアラインメントしなければならない。
このため第8図に示すように、終端する複数の低速度信
号が複数の発信局より到来したものである場合で、かつ
各低速度信号の位相が1フレームに渡って分布した場合
に、全ての発信局に対して発信局別にTSSIを保証し
ようとしても、全ての発信局に対してTSSIを保証し
うる基準位相を設定できず、TSSIを保証することは
困難である。
号が複数の発信局より到来したものである場合で、かつ
各低速度信号の位相が1フレームに渡って分布した場合
に、全ての発信局に対して発信局別にTSSIを保証し
ようとしても、全ての発信局に対してTSSIを保証し
うる基準位相を設定できず、TSSIを保証することは
困難である。
本発明の目的はTSSIを保証しつつフレームアライン
メントを実行することにある。
メントを実行することにある。
上記目的はフレームメモリへの書き込み開始位相候鴫複
数設定し、高速フレーム内に格納される低速度信号ごと
に選択した書き込み開始位相を記憶するメモリ(以下、
個別フェーズメモリと称す。)と、TSSIを保証する
複数個速度信号間に共通する書き込み開始位相を記憶す
るメモリf以下、共通フェーズメモリと称する。)と、
どの前記共通フェーズメモリを参照すべきかを示すメモ
リ(以下、所属メモリと称する。)を設けることにより
達成される。
数設定し、高速フレーム内に格納される低速度信号ごと
に選択した書き込み開始位相を記憶するメモリ(以下、
個別フェーズメモリと称す。)と、TSSIを保証する
複数個速度信号間に共通する書き込み開始位相を記憶す
るメモリf以下、共通フェーズメモリと称する。)と、
どの前記共通フェーズメモリを参照すべきかを示すメモ
リ(以下、所属メモリと称する。)を設けることにより
達成される。
また、上記目的はフレームメモリへの書き込み開始位相
候補を複数設定し、高速フレーム内に格納される低速度
信号ごとに選択した書き込み開始位相を記憶するメモリ
(以下、個別フェーズメモリと称す。)と、前記個別フ
ェーズメモリのうちどれを参照すべきかを示すメモリ(
以下、参照メモリと称する。)を各低速度信号ごとに設
け、位相整合を必要とする低速度信号間で各々異なる相
手六個速度信号の個別フェーズメモリを参照するように
参照メモリを設定する手段と、参照した相手六個速度信
号の個別フェーズメモリの値を自己の個別フェーズメモ
リに転送する手段を有することによっても達成される。
候補を複数設定し、高速フレーム内に格納される低速度
信号ごとに選択した書き込み開始位相を記憶するメモリ
(以下、個別フェーズメモリと称す。)と、前記個別フ
ェーズメモリのうちどれを参照すべきかを示すメモリ(
以下、参照メモリと称する。)を各低速度信号ごとに設
け、位相整合を必要とする低速度信号間で各々異なる相
手六個速度信号の個別フェーズメモリを参照するように
参照メモリを設定する手段と、参照した相手六個速度信
号の個別フェーズメモリの値を自己の個別フェーズメモ
リに転送する手段を有することによっても達成される。
本発明では、第6図に示すようにフレームメモリに予め
複数の書き込み開始位相候補を設定しておく。そして前
記高速フレーム内し9格納される低速度信号ごとに選択
した書き込み開始位相を記憶する個別フェーズメモリと
、TSSIを保証する複数個速度信号間に共通する書き
込み開始位相を記憶する共通フェーズメモリと、どの前
記共通フェーズメモリを参照すべきかを示す所属メモリ
を設ける。−例として、A、B、C,Dの4種類の低速
度信号が存在し、そのうちAとBの低速度信号間のTS
SIを保証する場合の前記各メモリの設定方法を第7図
を用いて説明する。まずA、B。
複数の書き込み開始位相候補を設定しておく。そして前
記高速フレーム内し9格納される低速度信号ごとに選択
した書き込み開始位相を記憶する個別フェーズメモリと
、TSSIを保証する複数個速度信号間に共通する書き
込み開始位相を記憶する共通フェーズメモリと、どの前
記共通フェーズメモリを参照すべきかを示す所属メモリ
を設ける。−例として、A、B、C,Dの4種類の低速
度信号が存在し、そのうちAとBの低速度信号間のTS
SIを保証する場合の前記各メモリの設定方法を第7図
を用いて説明する。まずA、B。
C,D各々の所属メモリの内容をそれぞれ1,1゜2.
3のように設定する。Aの個別フェーズメモリを設定す
る場合は、まず自己の所属メモリの値を児て、共通フェ
ーズメモリ1の値を参照し、この値(、)を自己の個別
フェーズメモリに書き込む、Bの個別フェーズメモリを
設定する場合は。
3のように設定する。Aの個別フェーズメモリを設定す
る場合は、まず自己の所属メモリの値を児て、共通フェ
ーズメモリ1の値を参照し、この値(、)を自己の個別
フェーズメモリに書き込む、Bの個別フェーズメモリを
設定する場合は。
同様に自己の所属メモリの値を見て、共通フェーズメモ
リ1の値を参照し、この値(a)を自己の個別フェーズ
メモリに書き込む。Cの個別フェーズメモリを設定する
場合は、Cの所属メモリの値を見て、共通フェーズメモ
リ2の値を参照し、この値(b)を自己の個別フェーズ
メモリに書き込む。Dの個別フェーズメモリを設定する
場合は、Dの所属メモリの値を見て、共通フェーズメモ
リ3の値を参照し、この値(c)を自己の個別フェーズ
メモリに書き込む。これにより、AとBの個別フェーズ
メモリの内容は一致することになり、AとBのTSSI
を保証する基準位相をCおよびDに影響されることなく
設定できる。
リ1の値を参照し、この値(a)を自己の個別フェーズ
メモリに書き込む。Cの個別フェーズメモリを設定する
場合は、Cの所属メモリの値を見て、共通フェーズメモ
リ2の値を参照し、この値(b)を自己の個別フェーズ
メモリに書き込む。Dの個別フェーズメモリを設定する
場合は、Dの所属メモリの値を見て、共通フェーズメモ
リ3の値を参照し、この値(c)を自己の個別フェーズ
メモリに書き込む。これにより、AとBの個別フェーズ
メモリの内容は一致することになり、AとBのTSSI
を保証する基準位相をCおよびDに影響されることなく
設定できる。
個別フェーズメモリと共通フェーズメモリの内容を更新
するには次の2つの情報を用いる。1つはスリップ発生
情報であり、他の1つは個別フェーズメモリと共通フェ
ーズメモリの内容を比較した結果である。この2つの情
報をもとに次に示す更新動作を行う(第9図参照)。基
本的に個別フェースメモリと共通フェーズメモリの内容
が異なる場合は、共通フェーズメモリの内容を個別フェ
ーズメモリに転送する。ただしスリップが発生した場合
で、かつ個別フェーズメモリと共通フェーズメモリの内
容が一致している場合においては、新しい書き込み開始
位相を選択し、それを共通フェーズメモリおよび個別フ
ェーズメモリに記憶させる。新しい書き込み開始位相の
選択方法としては次の方法が考えられる。まず発生した
スリップが、書き込み位相が読み出し位相に接近したた
めに発生したもの(以下、前方スリップと称する。)か
、あるいは読み出し位相が書き込み位相に接近したため
に発生したもの(以下、後方スリップと称する。)かを
判断し、これにより新しい書き込み位相を選択する。す
なわち、第6図において現在の書き込み開始位相が1の
場合、発生したスリップが前記前方スリップであれば新
しい書き込み開始位相として書き込み開始位相0を選択
すればよい。また1発生したスリップが前記後方スリッ
プであれば新しい書き込み開始位相として書き込みσ崎
位相2を選択すればよい。この選択動作はメモリの内容
に1を加算あるいは減算することにより容易に実現可能
である。
するには次の2つの情報を用いる。1つはスリップ発生
情報であり、他の1つは個別フェーズメモリと共通フェ
ーズメモリの内容を比較した結果である。この2つの情
報をもとに次に示す更新動作を行う(第9図参照)。基
本的に個別フェースメモリと共通フェーズメモリの内容
が異なる場合は、共通フェーズメモリの内容を個別フェ
ーズメモリに転送する。ただしスリップが発生した場合
で、かつ個別フェーズメモリと共通フェーズメモリの内
容が一致している場合においては、新しい書き込み開始
位相を選択し、それを共通フェーズメモリおよび個別フ
ェーズメモリに記憶させる。新しい書き込み開始位相の
選択方法としては次の方法が考えられる。まず発生した
スリップが、書き込み位相が読み出し位相に接近したた
めに発生したもの(以下、前方スリップと称する。)か
、あるいは読み出し位相が書き込み位相に接近したため
に発生したもの(以下、後方スリップと称する。)かを
判断し、これにより新しい書き込み位相を選択する。す
なわち、第6図において現在の書き込み開始位相が1の
場合、発生したスリップが前記前方スリップであれば新
しい書き込み開始位相として書き込み開始位相0を選択
すればよい。また1発生したスリップが前記後方スリッ
プであれば新しい書き込み開始位相として書き込みσ崎
位相2を選択すればよい。この選択動作はメモリの内容
に1を加算あるいは減算することにより容易に実現可能
である。
上記動作により、高速のフレーム内に格納されたフレー
ム構造を有する低速度信号間のTSSIを保証しつつフ
レームアラインメントを実行できる。
ム構造を有する低速度信号間のTSSIを保証しつつフ
レームアラインメントを実行できる。
また1次の動作によっても高速のフレーム内に格納され
たフレーム構造を有する低速度信号間のTSSIを保証
しつつフレームアラインメントを実行できる。
たフレーム構造を有する低速度信号間のTSSIを保証
しつつフレームアラインメントを実行できる。
まず、第6図に示すようにフレームメモリに予め複数の
書き込み開始位相候補を設定しておく。
書き込み開始位相候補を設定しておく。
そして前記高速フレーム内に格納される低速度信号ごと
に選択した書き込み開始位相を記憶する個別フェーズメ
モリと、前記個別フェーズメモリのうちどれを参照すべ
きかを示すメモリ(以下、参照メモリと称する。)を各
低速度信号ごとに設ける。−例として、A、B、C,D
の4種類の低速度信号が存在し、そのうちAとBとCの
低速度信号間のTSSIを保証する場合の前記各メモリ
の設定方法を第13図を用いて説明する。まずA。
に選択した書き込み開始位相を記憶する個別フェーズメ
モリと、前記個別フェーズメモリのうちどれを参照すべ
きかを示すメモリ(以下、参照メモリと称する。)を各
低速度信号ごとに設ける。−例として、A、B、C,D
の4種類の低速度信号が存在し、そのうちAとBとCの
低速度信号間のTSSIを保証する場合の前記各メモリ
の設定方法を第13図を用いて説明する。まずA。
B、C,D各々の参照メモリの内容をそれぞれ10.0
0,01のように設定する。Aの個別フェーズメモリを
設定する場合は、まず自己の参照メモリの値を見て、C
の個別フェーズメモリの値を参照し、この値が自己の個
別フェーズメモリの値と異なっている場合はCの個別フ
ェーズメモリの値を自己の個別フェーズメモリに転送す
る。Bの個別フェーズメモリを設定する場合は、まず自
己の参照メモリの値を見て、Aの個別フェーズメモリの
値を参照し、この値が自己の個別フェースメモリの値と
異なっている場合はAの個別フェーズメモリの値を自己
の個別フェーズメモリに転送する。Cの個別フェーズメ
モリを設定する場合は、まず自己の参照メモリの値を見
て、Bの個別フェーズメモリの値を参照し、この値が自
己の個別フェーズメモリの値と異なっている場合はBの
個別フェーズメモリの値を自己の個別フェーズメモリに
転送する。このようにTSSIの保証を必要とする低速
度信号間(この場合は、AとBとC)で。
0,01のように設定する。Aの個別フェーズメモリを
設定する場合は、まず自己の参照メモリの値を見て、C
の個別フェーズメモリの値を参照し、この値が自己の個
別フェーズメモリの値と異なっている場合はCの個別フ
ェーズメモリの値を自己の個別フェーズメモリに転送す
る。Bの個別フェーズメモリを設定する場合は、まず自
己の参照メモリの値を見て、Aの個別フェーズメモリの
値を参照し、この値が自己の個別フェースメモリの値と
異なっている場合はAの個別フェーズメモリの値を自己
の個別フェーズメモリに転送する。Cの個別フェーズメ
モリを設定する場合は、まず自己の参照メモリの値を見
て、Bの個別フェーズメモリの値を参照し、この値が自
己の個別フェーズメモリの値と異なっている場合はBの
個別フェーズメモリの値を自己の個別フェーズメモリに
転送する。このようにTSSIの保証を必要とする低速
度信号間(この場合は、AとBとC)で。
互いに異なる相手を指定すれば、AとBとCの個別フェ
ーズメモリの内容は一致することになり、AとBとCの
TSSIを保証する基準位相をDに影響されることなく
設定できる。
ーズメモリの内容は一致することになり、AとBとCの
TSSIを保証する基準位相をDに影響されることなく
設定できる。
個別フェーズメモリと共通ンエーズメモリの内容を更新
するには次の2つの情報を用いる。1つはスリップ発生
情報であり、他の1つは自己の個別フェーズメモリと参
照メモリに指定した相手の個別フェーズメモリの内容を
比較した結果である。
するには次の2つの情報を用いる。1つはスリップ発生
情報であり、他の1つは自己の個別フェーズメモリと参
照メモリに指定した相手の個別フェーズメモリの内容を
比較した結果である。
この2つの情報をもとに次に示す更新動作を行う(第1
4図参照)。基本的に自己の個別フェーズメモリと参照
メモリに指定した相手の個別フェーズメモリの内容が異
なる場合は、参照メモリに指定した相手の個別フェーズ
メモリの内容を自己の個別フェーズメモリに転送する。
4図参照)。基本的に自己の個別フェーズメモリと参照
メモリに指定した相手の個別フェーズメモリの内容が異
なる場合は、参照メモリに指定した相手の個別フェーズ
メモリの内容を自己の個別フェーズメモリに転送する。
ただしスリップが発生した場合で、かつ自己の個別フェ
ーズメモリと参照メモリに指定した相手の個別フェーズ
メモリの内容が一致している場合においては、新しい書
き込み開始位相を選択し、それを自己の個別フェーズメ
モリに記憶させる。
ーズメモリと参照メモリに指定した相手の個別フェーズ
メモリの内容が一致している場合においては、新しい書
き込み開始位相を選択し、それを自己の個別フェーズメ
モリに記憶させる。
上記動作により、高速のフレーム内に格納されたフレー
ム構造を有する低速度信号間のTSSIを保証しつつフ
レームアラインメントを実行できる。
ム構造を有する低速度信号間のTSSIを保証しつつフ
レームアラインメントを実行できる。
本発明の第1の実施例を第1図を用いて説明する。本実
施例におけるフレームアライナ制御回路は入ハイウエイ
11上のデータの同期パターンを検出する同期パターン
検出回路2と、入ハイウエイ11上のデータを記憶する
フレームメモリ1と、各低速フレームのフレームメモリ
1への書き込みアドレスを記憶するRAMカウンタ3と
、読み出しアドレスを記憶するRAMカウンタ4と、読
み出しと書き込みの位相を比較しスリ、プを検出する位
相比較器5と、制御部6と、高速フレーム内に格納され
る低速度信号ごとに選択した書き込み開始位相を記憶す
る個別フェーズメモリ7と、TSSIを保証する複の低
速度信号間に共通する書き込み開始位相を記憶する共通
フェーズメモリ8と、どの前記共通フェーズメモリを参
照すべきかを示す所属メモリ9と、フレームカウンタ1
0とからなる。ただしRAMカウンタとは、低速度信号
に個別に対応したカウンタの状態遷移情報をRAMに記
憶し、その更新動作を多重処理で行うカウンタである。
施例におけるフレームアライナ制御回路は入ハイウエイ
11上のデータの同期パターンを検出する同期パターン
検出回路2と、入ハイウエイ11上のデータを記憶する
フレームメモリ1と、各低速フレームのフレームメモリ
1への書き込みアドレスを記憶するRAMカウンタ3と
、読み出しアドレスを記憶するRAMカウンタ4と、読
み出しと書き込みの位相を比較しスリ、プを検出する位
相比較器5と、制御部6と、高速フレーム内に格納され
る低速度信号ごとに選択した書き込み開始位相を記憶す
る個別フェーズメモリ7と、TSSIを保証する複の低
速度信号間に共通する書き込み開始位相を記憶する共通
フェーズメモリ8と、どの前記共通フェーズメモリを参
照すべきかを示す所属メモリ9と、フレームカウンタ1
0とからなる。ただしRAMカウンタとは、低速度信号
に個別に対応したカウンタの状態遷移情報をRAMに記
憶し、その更新動作を多重処理で行うカウンタである。
低速フレームは第3図に示すようにA、B、C,Dの4
種類が存在し、A、B。
種類が存在し、A、B。
C,Dの順にバイト多重されて伝送される。フレーム長
はいずれも4バイトである。入ハイウエイ11上では信
号は8並列に展開されて伝送されているものとする。フ
レームAの先頭には同期パターンF1(1バイト)が、
フレームB、C,Dの先頭には同期パターンF2(1バ
イ1〜)が配置されており、Flを同期パターン検出回
路が検出した場合は、フレームカウンタをクリアする。
はいずれも4バイトである。入ハイウエイ11上では信
号は8並列に展開されて伝送されているものとする。フ
レームAの先頭には同期パターンF1(1バイト)が、
フレームB、C,Dの先頭には同期パターンF2(1バ
イ1〜)が配置されており、Flを同期パターン検出回
路が検出した場合は、フレームカウンタをクリアする。
フレームメモリは第2図に示すようになっており、低速
フレームの1フレ一ム分の容量を持つ、書き込み開始位
相は0,1,2.3の4種類がある。各ブロックのアド
レスは第2図のカッコ内に示すようになっており、(0
000〜1111)までである。アドレスの下位2ビツ
トは各低速フレームの種類に対応している。すなわち、
Aはoo、nは01.Cは10.Dは11である。
フレームの1フレ一ム分の容量を持つ、書き込み開始位
相は0,1,2.3の4種類がある。各ブロックのアド
レスは第2図のカッコ内に示すようになっており、(0
000〜1111)までである。アドレスの下位2ビツ
トは各低速フレームの種類に対応している。すなわち、
Aはoo、nは01.Cは10.Dは11である。
フレームカウンタ1oの値に従ってフレームA。
B、C,Dに対するアドレスを個別フェーズメモリ7と
所属メモリ9に与える(今A、B、C,Dに対応する個
別フェーズメモリ7と所属メモリ9ノアドレスハ、ツレ
ぞれ00,01,10.11であるとする。)。所属メ
モリは各低速フレームの参照すべき共通フェーズメモリ
8のアドレスを有しており、所属メモリ9内の指定され
たアドレスの値を共通フェーズメモリ8のアドレスに与
える。これで低速フレームごとの個別フェーズメモリ7
の値と共通フェーズメモリ8の値を制御部6は知ること
ができ、さらに位相比較器5の検出するスリップ発生情
報をもとに図9の操作に従い。
所属メモリ9に与える(今A、B、C,Dに対応する個
別フェーズメモリ7と所属メモリ9ノアドレスハ、ツレ
ぞれ00,01,10.11であるとする。)。所属メ
モリは各低速フレームの参照すべき共通フェーズメモリ
8のアドレスを有しており、所属メモリ9内の指定され
たアドレスの値を共通フェーズメモリ8のアドレスに与
える。これで低速フレームごとの個別フェーズメモリ7
の値と共通フェーズメモリ8の値を制御部6は知ること
ができ、さらに位相比較器5の検出するスリップ発生情
報をもとに図9の操作に従い。
個別フェーズメモリ7と共通フェーズメモリ8の内容を
更新する。すなわち、共通フェーズメモリ8の値と個別
フェーズメモリ7の値が異なっている場合は、共通フェ
ーズメモリ8の値を個別フェーズメモリに転送する。ま
た、共通フェーズメモリ8の値と個別フェーズメモリ7
の値が一致している場合でも、スリップが発生した場合
は新しい書き込み開始位相を選択し、共通フェーズメモ
リ8と個別フェーズメモリ7に記憶させる。スリップ発
生時、位相比較器5は発生したスリップが、書き込み位
相が読み出し位相に接近したために発生したもの(以下
、前カスリップと称する。)が、あるいは読み出し位相
が書き込み位相に接近したために発生したもの(以下、
後方・スリップと称する。)かを判断し、これにより新
しい書き込み位相を選択する。すなわち、第2図におい
て現在の書き込み開始位相が1の場合1発生したスリッ
プが前記1)「方スリップであれば新しい書き込み開始
位相として書き込み開始位相Oを選択する。また。
更新する。すなわち、共通フェーズメモリ8の値と個別
フェーズメモリ7の値が異なっている場合は、共通フェ
ーズメモリ8の値を個別フェーズメモリに転送する。ま
た、共通フェーズメモリ8の値と個別フェーズメモリ7
の値が一致している場合でも、スリップが発生した場合
は新しい書き込み開始位相を選択し、共通フェーズメモ
リ8と個別フェーズメモリ7に記憶させる。スリップ発
生時、位相比較器5は発生したスリップが、書き込み位
相が読み出し位相に接近したために発生したもの(以下
、前カスリップと称する。)が、あるいは読み出し位相
が書き込み位相に接近したために発生したもの(以下、
後方・スリップと称する。)かを判断し、これにより新
しい書き込み位相を選択する。すなわち、第2図におい
て現在の書き込み開始位相が1の場合1発生したスリッ
プが前記1)「方スリップであれば新しい書き込み開始
位相として書き込み開始位相Oを選択する。また。
発生したスリップが前記後方スリップであれば新しい書
き込み開始位相として書き込み開始位相2を選択する。
き込み開始位相として書き込み開始位相2を選択する。
この選択動作はメモリの内容に1を加算あるいは減算す
ることに実行する。ただし、この場合の加減算は、書き
込み開始位相の総数(本実施例の場合は4)を法とする
演算である。
ることに実行する。ただし、この場合の加減算は、書き
込み開始位相の総数(本実施例の場合は4)を法とする
演算である。
また、位相比較器5は2つのスリップ発生判定条件を持
っている。これを第10図と第11図に示す。スリップ
発生認定範囲は、フレームメモリ1の読み出し用RAM
カウンタ4の値により設定される。RAMカウンタ4の
値が0の場合が読み出し開始時期であり、この値に近い
時間(第10図及び第11図の矢印部分)において書き
込みが開始された場合は、スリップが発生したと判断す
る。第10図は、スリップ発生時に新しい書き込み開始
位相を設定する場合のスリップ発生認定範囲であり、こ
れを第11図に示す平常時のスリップ発生認定範囲より
も広くとることにより、より厳しい条件のもとで新しい
書き込み開始位相を選択し、より安定な状態を選択する
。
っている。これを第10図と第11図に示す。スリップ
発生認定範囲は、フレームメモリ1の読み出し用RAM
カウンタ4の値により設定される。RAMカウンタ4の
値が0の場合が読み出し開始時期であり、この値に近い
時間(第10図及び第11図の矢印部分)において書き
込みが開始された場合は、スリップが発生したと判断す
る。第10図は、スリップ発生時に新しい書き込み開始
位相を設定する場合のスリップ発生認定範囲であり、こ
れを第11図に示す平常時のスリップ発生認定範囲より
も広くとることにより、より厳しい条件のもとで新しい
書き込み開始位相を選択し、より安定な状態を選択する
。
RA Mカウンタ3にはアドレスの上位2ビツトのみが
記憶されており、アドレスの下位2ビツトはフレームの
種類と一致するのでフレームカウンタ10の値の下位2
ビツトを用いる。同期パターン検出回路2が同期パター
ンを検出した場合は、制御部6は個別フェーズメモリ7
と共通フエーズメモリ8の値を参照してRAMカウンタ
3に初期値を設定する。この場合初期値は、00もしく
は10の2種類のみである。フレームメモリ1へのデー
タの書き込みが終了するとRAMカウンタ3の値に1を
加える(モジュラス4)。
記憶されており、アドレスの下位2ビツトはフレームの
種類と一致するのでフレームカウンタ10の値の下位2
ビツトを用いる。同期パターン検出回路2が同期パター
ンを検出した場合は、制御部6は個別フェーズメモリ7
と共通フエーズメモリ8の値を参照してRAMカウンタ
3に初期値を設定する。この場合初期値は、00もしく
は10の2種類のみである。フレームメモリ1へのデー
タの書き込みが終了するとRAMカウンタ3の値に1を
加える(モジュラス4)。
以上の動作により、TSSIを保証しつつ、多重処理に
よりフレームアラインメントを実行する。
よりフレームアラインメントを実行する。
本発明の第2の実施例を第15図を用いて説明する。本
実施例におけるフレームアライナ制御回路は入ハイウエ
イ11上のデータの同期パターンを検出する同期パター
ン検出回路2と、入ハイウエイ11上のデータを記憶す
るフレームメモリ1と、各低速フレームのフレームメモ
リ1への書き込みアドレスを記憶するRAMカウンタ3
と、読み出しアドレスを記憶するRAMカウンタ4と、
読み出しと書き込みの位相を比較しスリップを検出する
位相比較器5と、制御部6と、高速フレーム内に格納さ
れる低速度信号ごとに選択した書き込み開始位相を記憶
する個別フェーズメモリ30と、どの前記個別フェーズ
メモリ30を参照すべきかを示す参照メモリ31と、フ
レームカウンタ10とからなる。低速フレームは第3図
に示すようにA、B、C,Dの4種類が存在し、A、B
。
実施例におけるフレームアライナ制御回路は入ハイウエ
イ11上のデータの同期パターンを検出する同期パター
ン検出回路2と、入ハイウエイ11上のデータを記憶す
るフレームメモリ1と、各低速フレームのフレームメモ
リ1への書き込みアドレスを記憶するRAMカウンタ3
と、読み出しアドレスを記憶するRAMカウンタ4と、
読み出しと書き込みの位相を比較しスリップを検出する
位相比較器5と、制御部6と、高速フレーム内に格納さ
れる低速度信号ごとに選択した書き込み開始位相を記憶
する個別フェーズメモリ30と、どの前記個別フェーズ
メモリ30を参照すべきかを示す参照メモリ31と、フ
レームカウンタ10とからなる。低速フレームは第3図
に示すようにA、B、C,Dの4種類が存在し、A、B
。
C,Dの順にバイ1−多重されて伝送される。フレーム
長はいずれも4バイトである。入ハイウエイ11上では
信号は8並列に展開されて伝送されているものとする。
長はいずれも4バイトである。入ハイウエイ11上では
信号は8並列に展開されて伝送されているものとする。
フレームAの先頭には同期パターンF1(1バイト)が
、フレームB、C,Dの先頭には同期パターンF2(1
バイ1〜)が121されており、Flを同期パターン検
出回路が検出した場合は、フレームカウンタをクリアす
る。フレームメモリは第2図に示すようになっており、
低速フレームの1フレ一ム分の容量を持つ。書き込み開
始位相はO,l、2.3の4種類がある。各ブロックの
アドレスは第2図のカッコ内に示すようになっており、
(0000〜1111)までである。アドレスの下位2
ビツトは各低速フレームの種類に対応している。すなわ
ち、Aは00.Bは01.Cは10.Dは11である。
、フレームB、C,Dの先頭には同期パターンF2(1
バイ1〜)が121されており、Flを同期パターン検
出回路が検出した場合は、フレームカウンタをクリアす
る。フレームメモリは第2図に示すようになっており、
低速フレームの1フレ一ム分の容量を持つ。書き込み開
始位相はO,l、2.3の4種類がある。各ブロックの
アドレスは第2図のカッコ内に示すようになっており、
(0000〜1111)までである。アドレスの下位2
ビツトは各低速フレームの種類に対応している。すなわ
ち、Aは00.Bは01.Cは10.Dは11である。
象低速度フレームA、B、C,I)のうち、AとBとC
の間でTSSIを保証する場合を想定する。このときA
、B、Cの参照メモリをそれぞれ異なる相手を指定する
よう設定する。すなわち第13図に示すように、AはC
の個別フェーズメモリ30を、Bはへの個別フェーズメ
モリ30を、CはBの個別フェーズメモリ30を参照す
るよう設定する。今Aのフレームを処理する場合を想定
する。フレームカウンタ10の値に従ってフレームAに
対するアドレスを個別フェーズメモリ3゜と参照メモリ
31に与える。そして参照メモリの出力を個別フェーズ
メモリ30に与える。これにより、制御部6はAが現在
持っている書き込み開始位相と、Aが参照する相手(こ
の場合はC)の書き込み開始位相を知ることができる。
の間でTSSIを保証する場合を想定する。このときA
、B、Cの参照メモリをそれぞれ異なる相手を指定する
よう設定する。すなわち第13図に示すように、AはC
の個別フェーズメモリ30を、Bはへの個別フェーズメ
モリ30を、CはBの個別フェーズメモリ30を参照す
るよう設定する。今Aのフレームを処理する場合を想定
する。フレームカウンタ10の値に従ってフレームAに
対するアドレスを個別フェーズメモリ3゜と参照メモリ
31に与える。そして参照メモリの出力を個別フェーズ
メモリ30に与える。これにより、制御部6はAが現在
持っている書き込み開始位相と、Aが参照する相手(こ
の場合はC)の書き込み開始位相を知ることができる。
ただし、個別フェーズメモリはデュアルボー)−RAM
である。さらに位相比較器5の検出するスリップ発生情
報をもとに図14の操作に従い、個別フェーズメモリ3
0の内容を更新する。すなわち、自己の個別フェーズメ
モリ30の値と相手方の個別フェーズメモリ30の値が
異なっている場合は、相手方の個別フェーズメモリ3o
の値を自己の個別フェーズメモリ30に転送する。また
、自己の個別フェーズメモリ30の値と相手方の個別フ
ェーズメモリ30の値が一致している場合でも、スリッ
プが発生した場合は新しい書き込み開始位相を選択し、
自己の個別フェーズメモリ3oの値だけに記憶させる。
である。さらに位相比較器5の検出するスリップ発生情
報をもとに図14の操作に従い、個別フェーズメモリ3
0の内容を更新する。すなわち、自己の個別フェーズメ
モリ30の値と相手方の個別フェーズメモリ30の値が
異なっている場合は、相手方の個別フェーズメモリ3o
の値を自己の個別フェーズメモリ30に転送する。また
、自己の個別フェーズメモリ30の値と相手方の個別フ
ェーズメモリ30の値が一致している場合でも、スリッ
プが発生した場合は新しい書き込み開始位相を選択し、
自己の個別フェーズメモリ3oの値だけに記憶させる。
このように、TSSIを保証する低速度信号間において
連鎖的に相手を指定することにより、TSSIを保証す
る低速度信号間における共通基準位相を設定できる。
連鎖的に相手を指定することにより、TSSIを保証す
る低速度信号間における共通基準位相を設定できる。
以上の動作により、TSSIを保証しつつ、多重処理に
よりフレームアラインメントを実行する。
よりフレームアラインメントを実行する。
本発明の第3の実施例を第12図を用いて説明する。本
実施例においては1つの現用系55ど1つの予備系56
が存在する。現用系55内にはフレームアライナ51と
フレームアライナ制御部53が存在し、予備系56内に
はフレームアライナ52とフレームアライナ制御部54
が存在する。
実施例においては1つの現用系55ど1つの予備系56
が存在する。現用系55内にはフレームアライナ51と
フレームアライナ制御部53が存在し、予備系56内に
はフレームアライナ52とフレームアライナ制御部54
が存在する。
入力は0糸長重化信号71と1糸条重化信号72ヤキ、
ちいずれか一方がセレクタ60および61により選択さ
れる。出力は現用系55と予備系56のうちいずれか一
方がセレクタ62により選択される。制御部57は現用
系55に障害が発生した場合にセレクタ62を予備系側
に切り替える。この時、制御部57は現用系55内のフ
レームアライナ制御部53内の個別フェーズメモリ、共
通フェーズメモリ、所属メモリの内容をそれぞれ予備系
56内のフレームアライナ制御部54内の個別フェーズ
メモリ、共通フェーズメモリ、所属メモリに転送する。
ちいずれか一方がセレクタ60および61により選択さ
れる。出力は現用系55と予備系56のうちいずれか一
方がセレクタ62により選択される。制御部57は現用
系55に障害が発生した場合にセレクタ62を予備系側
に切り替える。この時、制御部57は現用系55内のフ
レームアライナ制御部53内の個別フェーズメモリ、共
通フェーズメモリ、所属メモリの内容をそれぞれ予備系
56内のフレームアライナ制御部54内の個別フェーズ
メモリ、共通フェーズメモリ、所属メモリに転送する。
以上の動作により、無瞬断切り替えを実現する。
本発明の第4の実施例を第12図を用いて説明する。本
実施例においては1つの現用系55と1つの予備系56
が存在する。現用系55内にはフレームアライナ51と
フレームアライナ制御部53が存在し、予備系56内に
はフレームアライナ52とフレームアライナ制御部54
が存在する。
実施例においては1つの現用系55と1つの予備系56
が存在する。現用系55内にはフレームアライナ51と
フレームアライナ制御部53が存在し、予備系56内に
はフレームアライナ52とフレームアライナ制御部54
が存在する。
入力は0系多重化信号71と1糸長重化信号72のうち
いずれか一方がセレクタ60および61により選択され
る。出力は現用系55と予備系56のうちいずれか一方
がセレクタ62により選択される。制御部57は現用系
55内のフレームアライナ制御部53内の個別フェーズ
メモリ、共通フェーズメモリ、所属メモリの内容が、そ
れぞれ予備系56内のフレームアライナ制御部54内の
個別フェーズメモリ、共通フェースメモリ、所属メモリ
の内容と常に一致するように制御する。
いずれか一方がセレクタ60および61により選択され
る。出力は現用系55と予備系56のうちいずれか一方
がセレクタ62により選択される。制御部57は現用系
55内のフレームアライナ制御部53内の個別フェーズ
メモリ、共通フェーズメモリ、所属メモリの内容が、そ
れぞれ予備系56内のフレームアライナ制御部54内の
個別フェーズメモリ、共通フェースメモリ、所属メモリ
の内容と常に一致するように制御する。
制御部57は現用系55に障害が発生した場合にセレク
タ62を予備系側に切り替える。
タ62を予備系側に切り替える。
以上の動作により、無瞬断切り替えを実現する。
時分割多重されたフレームを多重処理によってフレーム
アラインメントできる。
アラインメントできる。
第1図は本発明の第1の実施例を示す図、第2図は実施
例の説明に用いるフレームメモリの構造、 第3図は実施例の説明に用いるフレームの構成、第4図
はTSSIを保証できる場合を示す図、第5図はTSS
Iを保証できない場合を示す図、第6図はフレームメモ
リの構造を示す図、第7図は各メモリの働きを示す図、 第8図は低速度信号が複数の発信局より到来した場合を
示す図、 第9図は各メモリの更新動作を示す図、第10図はスリ
ップ発生時のスリップ発生判定条件を示す図、 第11図は定常時のスリップ発生判定条件を示す図、 第12図は第3および第4の実施例を示す図、第13図
は第2の実施例に用いる各メモリの状態を示す図、 第14図は第2の実施例に用いる各メモリの更新動作を
示す図、 第15図は第2の実施例を示す図である。 1・・・同期パターン検出回路。 2・・・フレームメモリ。 3・・・RAMカウンタ、4・・・RAMカウンタ。 5・・・位相比較器、6・・・制御部。 7・・・個別フェーズメモリ。 8・・・共通フェーズメモリ。 9・・・所属メモリ、10・・・フレー11カウンタ。 11・・入ハイウェイ。 12・・・出ハイウェイ。 14・・同期パターン検出1青報。 15・・前方スリップ検出情報。 16・・・後方スリップ検出情報。 51・・・フレームアライナ。 52・・・フレームアライナ。 53・・フレームアライナ制御部。 54・・・フレームアライナ制御部。 55・・・現用系、56・・・予備系、57・・・制御
部。 58・・メモリ内容を転送する際のデータの流れ。 60・・・セレクタ、61・・・セレクタ。 62・・・セレクタ。 71・・・O系多重化信号。 72・・・1糸条重化信号。 73・・・出力多重化信号。 10・・・フレームカウンタ。 11・・・入ハイウェイ、12・出ハイウェイ。 4・・・同期パターン検出情報。 5・・・前方スリップ検出情報。 6・・・後方スリップ検出情報。 0・・・個別フェーズメモリ。 1・・・参照メモリ。 葛 図 第 図 萬 牛 図 ↓ 竿 図 信 4刻 8 (0) C1) (
2)葛名 闇 フレーへ メモリ 襦 篤 9 図 躬 7 コ(卸I町 菓 3 図 ワ 篤 /4− 図
例の説明に用いるフレームメモリの構造、 第3図は実施例の説明に用いるフレームの構成、第4図
はTSSIを保証できる場合を示す図、第5図はTSS
Iを保証できない場合を示す図、第6図はフレームメモ
リの構造を示す図、第7図は各メモリの働きを示す図、 第8図は低速度信号が複数の発信局より到来した場合を
示す図、 第9図は各メモリの更新動作を示す図、第10図はスリ
ップ発生時のスリップ発生判定条件を示す図、 第11図は定常時のスリップ発生判定条件を示す図、 第12図は第3および第4の実施例を示す図、第13図
は第2の実施例に用いる各メモリの状態を示す図、 第14図は第2の実施例に用いる各メモリの更新動作を
示す図、 第15図は第2の実施例を示す図である。 1・・・同期パターン検出回路。 2・・・フレームメモリ。 3・・・RAMカウンタ、4・・・RAMカウンタ。 5・・・位相比較器、6・・・制御部。 7・・・個別フェーズメモリ。 8・・・共通フェーズメモリ。 9・・・所属メモリ、10・・・フレー11カウンタ。 11・・入ハイウェイ。 12・・・出ハイウェイ。 14・・同期パターン検出1青報。 15・・前方スリップ検出情報。 16・・・後方スリップ検出情報。 51・・・フレームアライナ。 52・・・フレームアライナ。 53・・フレームアライナ制御部。 54・・・フレームアライナ制御部。 55・・・現用系、56・・・予備系、57・・・制御
部。 58・・メモリ内容を転送する際のデータの流れ。 60・・・セレクタ、61・・・セレクタ。 62・・・セレクタ。 71・・・O系多重化信号。 72・・・1糸条重化信号。 73・・・出力多重化信号。 10・・・フレームカウンタ。 11・・・入ハイウェイ、12・出ハイウェイ。 4・・・同期パターン検出情報。 5・・・前方スリップ検出情報。 6・・・後方スリップ検出情報。 0・・・個別フェーズメモリ。 1・・・参照メモリ。 葛 図 第 図 萬 牛 図 ↓ 竿 図 信 4刻 8 (0) C1) (
2)葛名 闇 フレーへ メモリ 襦 篤 9 図 躬 7 コ(卸I町 菓 3 図 ワ 篤 /4− 図
Claims (1)
- 【特許請求の範囲】 1、高速フレーム内にフレーム構造を有する複数の低速
度信号を多重して伝送する装置において、フレームアラ
イナ用メモリへの書き込み開始位相の候補を複数設定し
、前記高速フレーム内に格納される低速度信号のうち、
位相整合を必要とする低速度信号間で共有する書き込み
開始位相を記憶したメモリ(以下、共通フェーズメモリ
と称する)を参照することにより前記フレームアライナ
用メモリへの書き込み開始位相の候補のなかから書き込
み開始位相を選択することを特徴とするフレームアライ
ナ制御方法。 2、位相整合を必要とする低速度信号間で共有する書き
込み開始位相を記憶したメモリを参照する方法は、複数
設けられた前記共通フェーズメモリのうち、どの前記共
通フェーズメモリを参照すべきかを示すメモリを介する
方法であることを特徴とする請求項1記載のフレームア
ライナ制御方法。 3、高速フレーム内にフレーム構造を有する複数の低速
度信号を多重して伝送する装置において、フレームアラ
イナ用メモリへの書き込み開始位相の候補を複数設定し
、前記高速フレーム内に格納される各低速度信号ごとに
前記フレームアライナ用メモリへの書き込み開始位相の
候補のなかから選択した書き込み開始位相を記憶するメ
モリ(以下、個別フェーズメモリと称する)と、前記個
別フェーズメモリのうちどれを参照するべきかを示すメ
モリ(以下、参照メモリと称する)を各低速度信号ごと
に設け、位相整合を必要とする低速度信号間で各々異な
る相手方低速度信号の個別フェーズメモリを参照するよ
うに参照メモリを設定する手段と、参照した相手方低速
度信号の個別フェーズメモリの値を自己の個別フェーズ
メモリに転送する手段を有することを特徴とするフレー
ムアライナ制御方法。4、発生したスリップが書き込み
位相が読み出し位相を追い越そうとしたために発生した
ものか、あるいは読み出し位相が書き込み位相を追い越
そうとしたために発生したものかを判断し、これにより
新しい書き込み開始位相の選択則を切り替える手段を有
することを特徴とする請求項1又は請求項2記載のフレ
ームアライナ制御方法。 5、書き込み開始位相の選択則における選択対象は、現
在保持している書き込み開始位相に対して時系列的に進
みもしくは遅れ方向に隣接した書き込み開始位相である
ことを特徴とする請求項4記載のフレームアライナ制御
方法。 6、フレームアラインメントを時分割の多重処理で行う
ことを特徴とする請求項1又は請求項3記載のフレーム
アライナ制御方法。 7、初期設定時のスリップ判定条件と定常時のスリップ
判定条件が異なることを特徴とする請求項1又は請求項
3記載のフレームアライナ制御方法。 8、前記低速度信号の種類が複数ある場合は、異なる種
類の信号ごとにフレームアライナ用メモリにおけるスリ
ップ発生判定条件を持つことを特徴とする請求項1又は
請求項3記載のフレームアライナ制御方法。 9、フレームアライナに冗長構成を持たせ、1つの現用
系と1つ以上の予備系を並列に運転する場合、現用系か
ら予備系への切り替えを行う際に、予め現用系の前記共
通フェーズメモリの内容を予備系の前記共通フェーズメ
モリへ転送することを特徴とする請求項1記載のフレー
ムアライナ制御方法。 10、フレームアライナに冗長構成を持たせ、1つの現
用系と1つ以上の予備系を並列に運転する場合、現用系
から予備系への切り替えを行う際に、予め現用系の前記
個別フェーズメモリの内容を予備系の前記個別フェーズ
メモリへ転送することを特徴とする請求項3記載のフレ
ームアライナ制御方法。 11、フレームアライナに冗長構成を持たせ、1つの現
用系と1つ以上の予備系を並列に運転する場合、現用系
の前記共通フェーズメモリの内容に対して予備系の前記
共通フェーズメモリの内容を常に一致させる手段を有す
ることを特徴とする請求項1記載のフレームアライナ制
御方法。 12、フレームアライナに冗長構成を持たせ、1つの現
用系と1つ以上の予備系を並列に運転する場合、現用系
の前記個別フェーズメモリの内容に対して予備系の前記
個別フェーズメモリの内容を常に一致させる手段を有す
ることを特徴とする請求項3記載のフレームアライナ制
御方法。 13、連続して発生するスリップの回数を計数する手段
と、前記連続して発生するスリップの回数が所定の値を
超えた場合に警報を送出する手段を有することを特徴と
する請求項1又は請求項3記載のフレームアライナ制御
方法。 14、連続して発生するスリップの回数を計数する手段
と、前記連続して発生するスリップの回数が所定の値を
超えた場合に前記フレームアライナ用メモリへの書き込
み開始位相を固定する手段を有することを特徴とする請
求項1又は請求項3記載のフレームアライナ制御方法。 15、高速フレーム内にフレーム構造を有する複数の低
速度信号を多重して伝送する装置において、前記低速度
信号を記憶するフレームアライナ用メモリと、前記低速
度信号ごとにフレームアライナ用メモリへの書き込みア
ドレスを指示する書き込みカウンタと、前記低速度信号
ごとにフレームアライナ用メモリへの読み出しアドレス
を指示する読み出しカウンタと、前記読み出しカウンタ
と書き込みカウンタの値を比較することによりスリップ
の発生を検出する位相比較器と、高速フレーム内に格納
される低速度信号ごとに選択した書き込み開始位相を記
憶する第1のメモリと、位相整合を必要とする前記複数
低速度信号間に共通する書き込み開始位相を記憶する第
2のメモリと、どの前記第2のメモリを参照すべきかを
示す第3のメモリと、前記第1のメモリの内容と前記第
2のメモリの内容を比較した結果および前記位相比較器
が検出するスリップ発生情報により前記フレームアライ
ナ用メモリへの書き込み開始位相を選択する回路とから
なるフレームアライナ。 16、高速フレーム内にフレーム構造を有する複数の低
速度信号を多重して伝送する装置において、前記低速度
信号を記憶するフレームアライナ用メモリと、前記低速
度信号ごとにフレームアライナ用メモリへの書き込みア
ドレスを指示する書き込みカウンタと、前記低速度信号
ごとにフレームアライナ用メモリへの読み出しアドレス
を指示する読み出しカウンタと、前記読み出しカウンタ
と書き込みカウンタの値を比較することによりスリップ
の発生を検出する位相比較器と、高速フレーム内に格納
される低速度信号ごとに選択した書き込み開始位相を記
憶する第1のメモリと、位相整合を必要とする前記複数
低速度信号間でどの前記第1のメモリを参照すべきかを
示す第2のメモリと、当該低速度信号に割り当てられた
アドレスにおける前記第1のメモリの内容と当該低速度
信号に割り当てられたアドレスにおける前記第2のメモ
リの内容により指定されたアドレスにおける前記第1の
メモリの内容とを比較した結果および前記位相比較器が
検出するスリップ発生情報により前記フレームアライナ
用メモリへの書き込み開始位相を選択する回路とからな
るフレームアライナ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184683A JP2875287B2 (ja) | 1989-07-19 | 1989-07-19 | フレームアライナおよびその制御方法 |
US07/663,956 US5271006A (en) | 1989-07-19 | 1990-07-18 | Frame aligner and method and system for control thereof |
DE69033894T DE69033894T2 (de) | 1989-07-19 | 1990-07-18 | Rahmenausgleicher, sein steuerungsverfahren sowie eine vorrichtung dazu |
EP90910923A EP0436036B1 (en) | 1989-07-19 | 1990-07-18 | Frame aligner, control method thereof and apparatus therefor |
CA 2036393 CA2036393C (en) | 1989-07-19 | 1990-07-18 | Frame aligner and method and system for control thereof |
PCT/JP1990/000925 WO1991001601A1 (fr) | 1989-07-19 | 1990-07-18 | Dispositif d'alignement de blocs, son procede de commande et appareil prevu a cet effet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184683A JP2875287B2 (ja) | 1989-07-19 | 1989-07-19 | フレームアライナおよびその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0350927A true JPH0350927A (ja) | 1991-03-05 |
JP2875287B2 JP2875287B2 (ja) | 1999-03-31 |
Family
ID=16157546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1184683A Expired - Lifetime JP2875287B2 (ja) | 1989-07-19 | 1989-07-19 | フレームアライナおよびその制御方法 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0436036B1 (ja) |
JP (1) | JP2875287B2 (ja) |
CA (1) | CA2036393C (ja) |
DE (1) | DE69033894T2 (ja) |
WO (1) | WO1991001601A1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326680A (ja) * | 1992-06-17 | 1994-11-25 | Nec Corp | パス監視ビット抽出装置 |
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