JP2793456B2 - 伝送路切替方式 - Google Patents
伝送路切替方式Info
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- JP2793456B2 JP2793456B2 JP4338401A JP33840192A JP2793456B2 JP 2793456 B2 JP2793456 B2 JP 2793456B2 JP 4338401 A JP4338401 A JP 4338401A JP 33840192 A JP33840192 A JP 33840192A JP 2793456 B2 JP2793456 B2 JP 2793456B2
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- Japan
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- transmission line
- memory
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- signals
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- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル伝送装置にお
いて対向装置から分岐されて、異なる方路を経て入力さ
れた信号を切替える伝送路切替方式に関する。
いて対向装置から分岐されて、異なる方路を経て入力さ
れた信号を切替える伝送路切替方式に関する。
【０００２】
【従来の技術】従来の伝送路切替方式は、図２および図
４に示すように受信インタフェース部１，２において受
信された信号に対して、マルチフレーム同期をとるマル
チフレーム同期回路３，４と、パリティ生成部５，６に
て生成されたパリティを受信の信号に挿入するパリティ
挿入部７，８と、受信の信号を記憶するエラスティック
・メモリ９，１０（以下現用のエラスティック・メモリ
９をＥＳ９、予備のエラスティック・メモリ１０をＥＳ
１０と呼ぶ）、ＥＳ９，１０から読み出された信号に対
してパリティの監視を行う、パリティ計数部１１，１２
およびパリティ監視部１３，１４と、ＥＳ９，ＥＳ１０
を制御するアドレスカウンタ１５，１６と、ＥＳ９，１
０から出力された２つの信号を選択するセレクタ１７
と、送信インタフェース部１８とを有している。
４に示すように受信インタフェース部１，２において受
信された信号に対して、マルチフレーム同期をとるマル
チフレーム同期回路３，４と、パリティ生成部５，６に
て生成されたパリティを受信の信号に挿入するパリティ
挿入部７，８と、受信の信号を記憶するエラスティック
・メモリ９，１０（以下現用のエラスティック・メモリ
９をＥＳ９、予備のエラスティック・メモリ１０をＥＳ
１０と呼ぶ）、ＥＳ９，１０から読み出された信号に対
してパリティの監視を行う、パリティ計数部１１，１２
およびパリティ監視部１３，１４と、ＥＳ９，ＥＳ１０
を制御するアドレスカウンタ１５，１６と、ＥＳ９，１
０から出力された２つの信号を選択するセレクタ１７
と、送信インタフェース部１８とを有している。
【０００３】次に従来例の動作について説明する。対向
装置にて２分岐され異なる伝送路Ａ，Ｂを経て入力され
た信号は、それぞれ受信インタフェース部１，２に入力
される。ここで受信された信号には、伝送路のエラー監
視，同期パターン等のために主信号の他にもオーバーヘ
ッド（以下ＯＨと略す）が含まれて伝送されているもの
とする。受信インタフェース部１，２ではＯＨが終端さ
れ、マルチフレーム同期回路３，４において、ＯＨの１
つに定義されているマルチフレームの同期パターンによ
り、マルチフレーム同期をとる。マルチフレーム同期が
とられた信号は、パリティ生成部５，６により生成され
たパリティがパリティ挿入部７，８において、付加され
て、ＯＨを除いた主信号の部分のみがＥＳ９，１０に蓄
えられる。ＥＳ９，１０から読み出された信号に対して
も、パリティ計数部１１，１２にてパリティが計算さ
れ、パリティ監視部１３，１４において、パリティの監
視が行われる。ＥＳ９，１０はアドレスカウンタ１５，
１６によって、伝送路Ａからの信号と伝送路Ｂとからの
信号の位相差が同じになるように制御される。位相が同
じになった２つの信号は、ＥＳ９，１０から読み出さ
れ、セレクタ１７によって無瞬断で切替を行う。セレク
タ１７によって選択された信号は、送信インタフェース
部１８により伝送路へ出力される。
装置にて２分岐され異なる伝送路Ａ，Ｂを経て入力され
た信号は、それぞれ受信インタフェース部１，２に入力
される。ここで受信された信号には、伝送路のエラー監
視，同期パターン等のために主信号の他にもオーバーヘ
ッド（以下ＯＨと略す）が含まれて伝送されているもの
とする。受信インタフェース部１，２ではＯＨが終端さ
れ、マルチフレーム同期回路３，４において、ＯＨの１
つに定義されているマルチフレームの同期パターンによ
り、マルチフレーム同期をとる。マルチフレーム同期が
とられた信号は、パリティ生成部５，６により生成され
たパリティがパリティ挿入部７，８において、付加され
て、ＯＨを除いた主信号の部分のみがＥＳ９，１０に蓄
えられる。ＥＳ９，１０から読み出された信号に対して
も、パリティ計数部１１，１２にてパリティが計算さ
れ、パリティ監視部１３，１４において、パリティの監
視が行われる。ＥＳ９，１０はアドレスカウンタ１５，
１６によって、伝送路Ａからの信号と伝送路Ｂとからの
信号の位相差が同じになるように制御される。位相が同
じになった２つの信号は、ＥＳ９，１０から読み出さ
れ、セレクタ１７によって無瞬断で切替を行う。セレク
タ１７によって選択された信号は、送信インタフェース
部１８により伝送路へ出力される。
【０００４】
【発明が解決しようとする課題】この従来の伝送路切替
方式では、予備のＥＳは無瞬断切替を行う時にしか使用
されず、常時監視ができないと言う問題点があった。ま
た、予備のＥＳにも常に信号を通して常時監視を行う場
合には、消費電力が増加すると言う問題点があった。
方式では、予備のＥＳは無瞬断切替を行う時にしか使用
されず、常時監視ができないと言う問題点があった。ま
た、予備のＥＳにも常に信号を通して常時監視を行う場
合には、消費電力が増加すると言う問題点があった。
【０００５】
【課題を解決するための手段】本発明の伝送路切替方式
は、対向装置から２つの異なる伝送路を経た信号を入力
し、前記信号の一方を選択することにより伝送路の切替
を行う場合に、２つの前記伝送路からの信号の位相差を
検出する手段と、前記２つの信号をそれぞれ蓄えるメモ
リおよびこのメモリを制御するアドレスカウンタと、前
記２つのメモリから読み出された信号を切り替えるセレ
クタとを有し、前記２つの信号の位相差を補正するよう
前記メモリにより遅延量を制御し、伝送路に出力される
信号を無瞬断で切り替える伝送路切替方式において、無
瞬断切替無しの場合は予定データが入力されることを前
提とし、予備側の前記メモリを現用の伝送路からのマル
チフレームに同期したタイミングで動作させ現用の伝送
路からの信号のオーバーヘッド部分の書込禁止時間に予
備側の前記メモリに固定パターンを書き込むことを特徴
とする。
は、対向装置から２つの異なる伝送路を経た信号を入力
し、前記信号の一方を選択することにより伝送路の切替
を行う場合に、２つの前記伝送路からの信号の位相差を
検出する手段と、前記２つの信号をそれぞれ蓄えるメモ
リおよびこのメモリを制御するアドレスカウンタと、前
記２つのメモリから読み出された信号を切り替えるセレ
クタとを有し、前記２つの信号の位相差を補正するよう
前記メモリにより遅延量を制御し、伝送路に出力される
信号を無瞬断で切り替える伝送路切替方式において、無
瞬断切替無しの場合は予定データが入力されることを前
提とし、予備側の前記メモリを現用の伝送路からのマル
チフレームに同期したタイミングで動作させ現用の伝送
路からの信号のオーバーヘッド部分の書込禁止時間に予
備側の前記メモリに固定パターンを書き込むことを特徴
とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【０００７】図１において、受信インタフェース部１，
２は、伝送路Ａ及び伝送路Ｂのデータ中のオーバーヘッ
ドを取り出す。マルチフレーム同期回路３，４はペイロ
ード中の先頭データ位置を検出する。パリティ生成部
５，６はペイロードのデータの“１”の数を監視しパリ
ティを生成する。パリティ挿入部７，８はパリティ生成
部５，６の出力情報をペイロードのデータと一緒にエラ
スティック・メモリ９，１０に書き込む。エラスティッ
ク・メモリ（以下ＥＳと呼ぶ）９，１０はパリティ挿入
部７，８の出力データを伝送路Ａのデータと伝送路Ｂの
データとの先頭位置が一致するような遅延量を挿入す
る。
２は、伝送路Ａ及び伝送路Ｂのデータ中のオーバーヘッ
ドを取り出す。マルチフレーム同期回路３，４はペイロ
ード中の先頭データ位置を検出する。パリティ生成部
５，６はペイロードのデータの“１”の数を監視しパリ
ティを生成する。パリティ挿入部７，８はパリティ生成
部５，６の出力情報をペイロードのデータと一緒にエラ
スティック・メモリ９，１０に書き込む。エラスティッ
ク・メモリ（以下ＥＳと呼ぶ）９，１０はパリティ挿入
部７，８の出力データを伝送路Ａのデータと伝送路Ｂの
データとの先頭位置が一致するような遅延量を挿入す
る。
【０００８】パリティ計数部１１，１２はＥＳから出力
されるデータのパリティ演算を行う。パリティ監視部１
３，１４はパリティ計数部１１，１２の演算結果から、
データの誤り発生を監視する。アドレスカウンタ１５，
１６はマルチフレーム同期回路３，４の出力結果のタイ
ミングによって書き込みアドレスを生成し、フレームパ
ルスのタイミングによって読みだしアドレスを生成す
る。
されるデータのパリティ演算を行う。パリティ監視部１
３，１４はパリティ計数部１１，１２の演算結果から、
データの誤り発生を監視する。アドレスカウンタ１５，
１６はマルチフレーム同期回路３，４の出力結果のタイ
ミングによって書き込みアドレスを生成し、フレームパ
ルスのタイミングによって読みだしアドレスを生成す
る。
【０００９】セレクタ１７は伝送路Ａと伝送路Ｂとのデ
ータが一致した場合に限り、伝送路ＡからＢへまたは伝
送路ＢからＡへデータの切替を実行する。送信インタフ
ェース部１８はセレクタ１７から出力されるペイロード
のデータに対し、オーバーヘッドを付加する。カウンタ
１９は伝送路Ａのマルチフレーム同期回路３の出力結果
によって、伝送路Ａのデータ中のオーバーヘッドの部分
のタイミングの時のみカウントアップする。
ータが一致した場合に限り、伝送路ＡからＢへまたは伝
送路ＢからＡへデータの切替を実行する。送信インタフ
ェース部１８はセレクタ１７から出力されるペイロード
のデータに対し、オーバーヘッドを付加する。カウンタ
１９は伝送路Ａのマルチフレーム同期回路３の出力結果
によって、伝送路Ａのデータ中のオーバーヘッドの部分
のタイミングの時のみカウントアップする。
【００１０】セレクタ２０は無瞬断切替有りのとき、マ
ルチフレーム同期回路４の出力を選び無瞬断切替無しの
ときカウンタ１９の出力を選ぶ。セレクタ２１は無瞬断
切替有りのとき受信インタフェース部２の出力を選び無
瞬断切替無しのとき固定パターン生成部２２の出力を選
ぶ。
ルチフレーム同期回路４の出力を選び無瞬断切替無しの
ときカウンタ１９の出力を選ぶ。セレクタ２１は無瞬断
切替有りのとき受信インタフェース部２の出力を選び無
瞬断切替無しのとき固定パターン生成部２２の出力を選
ぶ。
【００１１】次に図１，図３を参照して、無瞬断切替無
しの場合の動作について説明する。無瞬断切替有りの場
合については、従来例と同様の動作となるので、説明を
省略する。
しの場合の動作について説明する。無瞬断切替有りの場
合については、従来例と同様の動作となるので、説明を
省略する。
【００１２】伝送路Ａ，Ｂからのデータのフォーマット
は図３（ａ）に示すように９０バイト（列）×９（行）
のデータ構成である。このうち各列の１から３バイトま
でのデータについては、運用管理情報およびデータの先
頭位置を示す情報が入っているオーバーヘッド部分であ
る。伝送路Ａの受信インタフェース部１には図３（ｂ）
に示すようなデータが入力される。また伝送路Ｂにも無
瞬断切替有りの場合には同じ様なデータが入力される
が、無瞬断切替無しの場合は不定データが入力される場
合があることを前提とする。伝送路Ａの受信インタフェ
ース部１で運用管理情報を取り出したデータは、マルチ
フレーム同期回路３により入力されたデータの先頭位置
を示す情報を取り出し、書き込みフレームパルスを生成
する。
は図３（ａ）に示すように９０バイト（列）×９（行）
のデータ構成である。このうち各列の１から３バイトま
でのデータについては、運用管理情報およびデータの先
頭位置を示す情報が入っているオーバーヘッド部分であ
る。伝送路Ａの受信インタフェース部１には図３（ｂ）
に示すようなデータが入力される。また伝送路Ｂにも無
瞬断切替有りの場合には同じ様なデータが入力される
が、無瞬断切替無しの場合は不定データが入力される場
合があることを前提とする。伝送路Ａの受信インタフェ
ース部１で運用管理情報を取り出したデータは、マルチ
フレーム同期回路３により入力されたデータの先頭位置
を示す情報を取り出し、書き込みフレームパルスを生成
する。
【００１３】また、ＥＳに書き込むデータは、ＥＳの故
障も検出することを目的として１バイト毎にパリティチ
ェックを行う為、パリティ生成部５で１バイト中のデー
タのパリティ演算を行い、結果をパリティビットとして
データに付加する。このようにパリティビットが付加さ
れたデータは、アドレス・カウンタ１６で生成されたア
ドレス値でＥＳ１０に書き込まれる。ここで、前に述べ
たように伝送路Ａの入力データ中オーバーヘッド部分は
実用データとしての情報は持っていないので、ＥＳへの
書き込みを禁止し、メモリをスタンバイにするような制
御をアドレス・カウンタ１６で行う。ＥＳ内のデータ
は、フレームパルスによって読み出しアドレスを生成
し、ＥＳ内に書き込まれているペイロードのデータ（運
ぶ情報）を読み出し、パリティ計数部１１でデータとパ
リティビットとを比較し、パリティ監視部１３でデータ
の誤りを検出する。
障も検出することを目的として１バイト毎にパリティチ
ェックを行う為、パリティ生成部５で１バイト中のデー
タのパリティ演算を行い、結果をパリティビットとして
データに付加する。このようにパリティビットが付加さ
れたデータは、アドレス・カウンタ１６で生成されたア
ドレス値でＥＳ１０に書き込まれる。ここで、前に述べ
たように伝送路Ａの入力データ中オーバーヘッド部分は
実用データとしての情報は持っていないので、ＥＳへの
書き込みを禁止し、メモリをスタンバイにするような制
御をアドレス・カウンタ１６で行う。ＥＳ内のデータ
は、フレームパルスによって読み出しアドレスを生成
し、ＥＳ内に書き込まれているペイロードのデータ（運
ぶ情報）を読み出し、パリティ計数部１１でデータとパ
リティビットとを比較し、パリティ監視部１３でデータ
の誤りを検出する。
【００１４】また、伝送路Ｂのデータについては、受信
インタフェース部２に入力されるデータが不定である場
合に、データが全ビット“１”または“０”の場合でも
検証率の高いパリティチェックを行うことを目的とする
為、図３（ｄ）のような固定パターンを生成する。例え
ば、固定パターン生成部で０，１の交番を生成し、これ
についてパリティ生成部６でパリティ演算を行い、パリ
ティ挿入部８でパリティビットを付加しＥＳ１０に書き
込む。ここで、前記で説明したように、伝送路Ａのオー
バーヘッドの部分ではアドレスカウンタ１６がＥＳ１０
にデータの書き込みを禁止しているので、この禁止して
いる時間にカウンタ１９を動作させ、伝送路ＢのＥＳ１
０に固定パターンのデータを書き込むようなアドレス・
カウンタの制御を行う。それ以外の時は、伝送路ＢのＥ
Ｓ１０はスタンバイとなっている。
インタフェース部２に入力されるデータが不定である場
合に、データが全ビット“１”または“０”の場合でも
検証率の高いパリティチェックを行うことを目的とする
為、図３（ｄ）のような固定パターンを生成する。例え
ば、固定パターン生成部で０，１の交番を生成し、これ
についてパリティ生成部６でパリティ演算を行い、パリ
ティ挿入部８でパリティビットを付加しＥＳ１０に書き
込む。ここで、前記で説明したように、伝送路Ａのオー
バーヘッドの部分ではアドレスカウンタ１６がＥＳ１０
にデータの書き込みを禁止しているので、この禁止して
いる時間にカウンタ１９を動作させ、伝送路ＢのＥＳ１
０に固定パターンのデータを書き込むようなアドレス・
カウンタの制御を行う。それ以外の時は、伝送路ＢのＥ
Ｓ１０はスタンバイとなっている。
【００１５】その結果、ＥＳ１０には図３（ｄ）のよう
なデータが書き込まれ、伝送路Ａと同様にパリティ計数
部１２でデータとパリティビットの比較を行い、パリテ
ィ監視部１９でデータの誤りを検出する。
なデータが書き込まれ、伝送路Ａと同様にパリティ計数
部１２でデータとパリティビットの比較を行い、パリテ
ィ監視部１９でデータの誤りを検出する。
【００１６】以上説明のように、伝送路Ｂの入力データ
が不定であっても、伝送路Ａのマルチフレームに同期し
たタイミングで伝送路ＢのＥＳ１０を動作させ、また伝
送路Ａがオーバーヘッドの部分の書き込みを禁止してい
る時間に伝送路Ｂの書き込みを行うことで、ＥＳの消費
電力は２個のＥＳ全体で従来例の１／２で済むように動
作する。
が不定であっても、伝送路Ａのマルチフレームに同期し
たタイミングで伝送路ＢのＥＳ１０を動作させ、また伝
送路Ａがオーバーヘッドの部分の書き込みを禁止してい
る時間に伝送路Ｂの書き込みを行うことで、ＥＳの消費
電力は２個のＥＳ全体で従来例の１／２で済むように動
作する。
【００１７】
【発明の効果】以上説明したように本発明は、無瞬断切
替無しの場合は予定データが入力されることを前提と
し、予備側の前記メモリを現用の伝送路からのマルチフ
レームに同期したタイミングで動作させ現用の伝送路か
らの信号のオーバーヘッド部分の書込禁止時間に予備側
の前記メモリに固定パターンを書き込むことにより、通
常使用されない予備伝送路の信号を蓄えるためのメモリ
の常時監視を消費電力を増やさずに行うことができると
いう効果を有する。
替無しの場合は予定データが入力されることを前提と
し、予備側の前記メモリを現用の伝送路からのマルチフ
レームに同期したタイミングで動作させ現用の伝送路か
らの信号のオーバーヘッド部分の書込禁止時間に予備側
の前記メモリに固定パターンを書き込むことにより、通
常使用されない予備伝送路の信号を蓄えるためのメモリ
の常時監視を消費電力を増やさずに行うことができると
いう効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】従来の無瞬断切替方式の一例のブロック図であ
る。
る。
【図３】本実施例の無瞬断切替有の場合のタイミング図
である。
である。
【図４】従来例の無瞬断切替無の場合のタイミング図で
ある。
ある。
１，２ 受信インタフェース部 ３，４ マルチフレーム同期回路 ５，６ パリティ生成部 ７，８ パリティ挿入部 ９，１０ エラスティック・メモリ １１，１２ パリティ計数部 １３，１４ パリティ監視部 １５，１６ アドレスカウンタ １７，２０，２１ セレクタ １８ 送信インタフェース部 １９ カウンタ ２２ 固定パターン発生器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−114459（ＪＰ，Ａ) 特開 平３−201840（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 1/22 H04B 1/74 H04J 3/00
Claims (1)
- 【請求項１】対向装置から２つの異なる伝送路を経た信
号を入力し、前記信号の一方を選択することにより伝送
路の切替を行う場合に、２つの前記伝送路からの信号の
位相差を検出する手段と、前記２つの信号をそれぞれ蓄
えるメモリおよびこのメモリを制御するアドレスカウン
タと、前記２つのメモリから読み出された信号を切り替
えるセレクタとを有し、前記２つの信号の位相差を補正
するよる前記メモリにより遅延量を制御し、伝送路に出
力される信号を無瞬断で切り替える伝送路切替方式にお
いて、無瞬断切替無しの場合は予定データが入力される
ことを前提とし、予備側の前記メモリを現用の伝送路か
らのマルチフレームに同期したタイミングで動作させ現
用の伝送路からの信号のオーバーヘッド部分の書込禁止
時間に予備側の前記メモリに固定パターンを書き込むこ
とを特徴とする伝送路切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338401A JP2793456B2 (ja) | 1992-12-18 | 1992-12-18 | 伝送路切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338401A JP2793456B2 (ja) | 1992-12-18 | 1992-12-18 | 伝送路切替方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188864A JPH06188864A (ja) | 1994-07-08 |
| JP2793456B2 true JP2793456B2 (ja) | 1998-09-03 |
Family
ID=18317816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338401A Expired - Fee Related JP2793456B2 (ja) | 1992-12-18 | 1992-12-18 | 伝送路切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793456B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677931A (en) * | 1995-02-27 | 1997-10-14 | Nec Corporation | Transmission path switching apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114459A (en) * | 1980-02-14 | 1981-09-09 | Nec Corp | Noninterruptive switching device |
| JPH03201840A (ja) * | 1989-12-28 | 1991-09-03 | Nippon Telegr & Teleph Corp <Ntt> | 無瞬断切替回路 |
-
1992
- 1992-12-18 JP JP4338401A patent/JP2793456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188864A (ja) | 1994-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |
|
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