JPH05176017A - デジタル伝送システムにおける冗長系切り換え方式 - Google Patents
デジタル伝送システムにおける冗長系切り換え方式Info
- Publication number
- JPH05176017A JPH05176017A JP3341616A JP34161691A JPH05176017A JP H05176017 A JPH05176017 A JP H05176017A JP 3341616 A JP3341616 A JP 3341616A JP 34161691 A JP34161691 A JP 34161691A JP H05176017 A JPH05176017 A JP H05176017A
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- JP
- Japan
- Prior art keywords
- main signal
- crc
- signal
- zero
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 データ処理障害発生時に、伝送する主信号の
瞬断を阻止し、主信号を同期して現用系から予備系に切
り換えを行い、使用トラフィックでのデータ処理中断等
の悪影響を阻止する。 【構成】 ＣＲＣ挿入部３０でＮビットの先頭に演算値
を挿入した主信号を信号分岐部３２で０系、１系の２系
統に分岐し、０系／１系信号処理部３４，３６，３８／
４０，４２，４４を通じて、Ｎビットの０系／１系バッ
ファメモリ５０／５２および０系／１系ＣＲＣエラー検
出部５４／５６に供給する。０系／１系ＣＲＣエラー検
出部５４／５６で、主信号のオーバーヘッド位置のＣＲ
ＣビットとＮビットの主信号とを比較してエラー検出を
行う。現用系でのエラー検出時は、現用系から予備系に
自動的にセレクタ５８の切り換えを行って、位相が同期
した０系／１系バッファメモリ５０／５６からの主信号
を出力する。
瞬断を阻止し、主信号を同期して現用系から予備系に切
り換えを行い、使用トラフィックでのデータ処理中断等
の悪影響を阻止する。 【構成】 ＣＲＣ挿入部３０でＮビットの先頭に演算値
を挿入した主信号を信号分岐部３２で０系、１系の２系
統に分岐し、０系／１系信号処理部３４，３６，３８／
４０，４２，４４を通じて、Ｎビットの０系／１系バッ
ファメモリ５０／５２および０系／１系ＣＲＣエラー検
出部５４／５６に供給する。０系／１系ＣＲＣエラー検
出部５４／５６で、主信号のオーバーヘッド位置のＣＲ
ＣビットとＮビットの主信号とを比較してエラー検出を
行う。現用系でのエラー検出時は、現用系から予備系に
自動的にセレクタ５８の切り換えを行って、位相が同期
した０系／１系バッファメモリ５０／５６からの主信号
を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル通信システム
に利用し、装置内の故障発生時に自動的に現用系から予
備系に切り換えるデジタル伝送システムにおける冗長系
切り換え方式に関する。
に利用し、装置内の故障発生時に自動的に現用系から予
備系に切り換えるデジタル伝送システムにおける冗長系
切り換え方式に関する。
【０００２】
【従来の技術】図２は、従来のデジタル伝送システムに
おける冗長系切り換え方式の構成を示している。
おける冗長系切り換え方式の構成を示している。
【０００３】図２において、この冗長系切り換え装置は
入力される主信号のエラー監視情報（例えば、ＣＲＣ演
算値）をオーバーヘッドに挿入する装置内監視情報挿入
部２と、現用系、予備系の２系統に信号分岐を行う信号
分岐部４とを有している。さらに、２系統の０系信号処
理部６，８，１０および１系信号処理部１２，１４，１
６と、０系を伝送する主信号のエラー検出を行う０系装
置内監視情報検出部１８と、１系を伝送する主信号のエ
ラー検出を行う１系装置内監視情報検出部２０と、エラ
ー検出時に現用系から予備系に切り換えるセレクタ２２
とを備えている。次に、この構成の動作について説明す
る。
入力される主信号のエラー監視情報（例えば、ＣＲＣ演
算値）をオーバーヘッドに挿入する装置内監視情報挿入
部２と、現用系、予備系の２系統に信号分岐を行う信号
分岐部４とを有している。さらに、２系統の０系信号処
理部６，８，１０および１系信号処理部１２，１４，１
６と、０系を伝送する主信号のエラー検出を行う０系装
置内監視情報検出部１８と、１系を伝送する主信号のエ
ラー検出を行う１系装置内監視情報検出部２０と、エラ
ー検出時に現用系から予備系に切り換えるセレクタ２２
とを備えている。次に、この構成の動作について説明す
る。
【０００４】０系装置内監視情報検出部１８および１系
装置内監視情報検出部２０で、０系信号処理部６，８，
１０および１系信号処理部１２，１４，１６の障害発生
をエラー検出する。このエラー検出により、現用系から
予備系に切り換えてデータ伝送を行う。
装置内監視情報検出部２０で、０系信号処理部６，８，
１０および１系信号処理部１２，１４，１６の障害発生
をエラー検出する。このエラー検出により、現用系から
予備系に切り換えてデータ伝送を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、従来例
のデジタル伝送システムにおける冗長系切り換え方式で
は、故障発生時の切り換え時に２系統の主信号の位相が
同期していないため信号が連続せず、主信号の瞬断が発
生する。したがって、トラフィックを使用中のユーザー
装置でデータ処理中断等の悪影響が生じるという欠点が
ある。
のデジタル伝送システムにおける冗長系切り換え方式で
は、故障発生時の切り換え時に２系統の主信号の位相が
同期していないため信号が連続せず、主信号の瞬断が発
生する。したがって、トラフィックを使用中のユーザー
装置でデータ処理中断等の悪影響が生じるという欠点が
ある。
【０００６】本発明の目的は、このような課題を解決
し、障害発生時に、伝送する主信号の瞬断が阻止され、
且つ、主信号を同期して現用系から予備系に切り換えが
でき、使用トラフィックでのデータ処理中断等の悪影響
を阻止できるデジタル伝送システムにおける冗長系切り
換え方式を提供することにある。
し、障害発生時に、伝送する主信号の瞬断が阻止され、
且つ、主信号を同期して現用系から予備系に切り換えが
でき、使用トラフィックでのデータ処理中断等の悪影響
を阻止できるデジタル伝送システムにおける冗長系切り
換え方式を提供することにある。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明のデジタル伝送システムにおける冗長系切り
換え方式は、入力される主信号に対してＮビット単位で
ＣＲＣ演算を行い、各Ｎビットの先頭に演算値を挿入し
た演算値挿入主信号を送出するＣＲＣ挿入手段と、演算
値挿入主信号を現用系、予備系の０系，１系に分岐する
信号分岐手段と、０系，１系に分岐された演算値挿入主
信号が、それぞれ信号処理部を通じて書き込まれ、且
つ、遅延した演算値挿入主信号を出力する二つの０系／
１系バッファメモリと、０系，１系に分岐された演算値
挿入主信号が、それぞれ信号処理部を通じて供給されて
ＣＲＣエラー検出を行う二つの０系／１系ＣＲＣエラー
検出手段と、現用系の０系あるいは１系ＣＲＣエラー検
出手段でエラーを検出した場合に現用系の演算値挿入主
信号と位相同期して読み出される予備系の０系あるいは
１系バッファメモリからの演算値挿入主信号に切り換え
て出力する切り換え手段とを備えるものである。
に、本発明のデジタル伝送システムにおける冗長系切り
換え方式は、入力される主信号に対してＮビット単位で
ＣＲＣ演算を行い、各Ｎビットの先頭に演算値を挿入し
た演算値挿入主信号を送出するＣＲＣ挿入手段と、演算
値挿入主信号を現用系、予備系の０系，１系に分岐する
信号分岐手段と、０系，１系に分岐された演算値挿入主
信号が、それぞれ信号処理部を通じて書き込まれ、且
つ、遅延した演算値挿入主信号を出力する二つの０系／
１系バッファメモリと、０系，１系に分岐された演算値
挿入主信号が、それぞれ信号処理部を通じて供給されて
ＣＲＣエラー検出を行う二つの０系／１系ＣＲＣエラー
検出手段と、現用系の０系あるいは１系ＣＲＣエラー検
出手段でエラーを検出した場合に現用系の演算値挿入主
信号と位相同期して読み出される予備系の０系あるいは
１系バッファメモリからの演算値挿入主信号に切り換え
て出力する切り換え手段とを備えるものである。
【０００８】また、０系／１系バッファメモリにおける
遅延の量は、演算値挿入主信号のＭ×Ｎビットのフレー
ム長におけるＮビットであることを特徴とするものであ
る。
遅延の量は、演算値挿入主信号のＭ×Ｎビットのフレー
ム長におけるＮビットであることを特徴とするものであ
る。
【０００９】
【実施例】以下、本発明のデジタル伝送システムにおけ
る冗長系切り換え方式の実施例について図面をもとに説
明する。
る冗長系切り換え方式の実施例について図面をもとに説
明する。
【００１０】図１は実施例の構成を示している。
【００１１】図１において、この例は、現用系あるいは
予備系となる０系、１系の信号経路の分岐前に主信号に
対してＮビット（ｂｉｔ）単位でＣＲＣ演算を行い、各
Ｎビットの先頭に演算値を挿入するＣＲＣ挿入部３０
と、入力信号を現用系／予備系からなる２系統の０系お
よび１系に分岐する信号分岐部３２とを有している。さ
らに０系信号処理部３４，３６，３８および１系信号処
理部４０，４２，４４とを有している。
予備系となる０系、１系の信号経路の分岐前に主信号に
対してＮビット（ｂｉｔ）単位でＣＲＣ演算を行い、各
Ｎビットの先頭に演算値を挿入するＣＲＣ挿入部３０
と、入力信号を現用系／予備系からなる２系統の０系お
よび１系に分岐する信号分岐部３２とを有している。さ
らに０系信号処理部３４，３６，３８および１系信号処
理部４０，４２，４４とを有している。
【００１２】さらに０系信号処理部３８に接続され、主
信号のフレーム長のＭ×ＮビットにおけるＮビットの遅
延量を有する０系バッファメモリ５０と、１系信号処理
部４４に接続され、主信号のフレーム長のＭ×Ｎビット
におけるＮビットの遅延量を有する１系バッファメモリ
５２とを有している。また、０系信号処理部３８に接続
されて０系の主信号に対してＣＲＣエラー検出を行う０
系ＣＲＣエラー検出部５４と、１系信号処理部４４に接
続されて１系の主信号に対してＣＲＣエラー検出を行う
１系ＣＲＣエラー検出部５６とを有している。さらに、
現用系の０系ＣＲＣエラー検出部５４あるいは１系ＣＲ
Ｃエラー検出部５６でエラーを検出した場合に、予備系
の０系バッファメモリ５０あるいは１系バッファメモリ
５２から同期して読み出された主信号を切り換えて送出
するセレクタ５８とを有している。次に、この構成の動
作について説明する。
信号のフレーム長のＭ×ＮビットにおけるＮビットの遅
延量を有する０系バッファメモリ５０と、１系信号処理
部４４に接続され、主信号のフレーム長のＭ×Ｎビット
におけるＮビットの遅延量を有する１系バッファメモリ
５２とを有している。また、０系信号処理部３８に接続
されて０系の主信号に対してＣＲＣエラー検出を行う０
系ＣＲＣエラー検出部５４と、１系信号処理部４４に接
続されて１系の主信号に対してＣＲＣエラー検出を行う
１系ＣＲＣエラー検出部５６とを有している。さらに、
現用系の０系ＣＲＣエラー検出部５４あるいは１系ＣＲ
Ｃエラー検出部５６でエラーを検出した場合に、予備系
の０系バッファメモリ５０あるいは１系バッファメモリ
５２から同期して読み出された主信号を切り換えて送出
するセレクタ５８とを有している。次に、この構成の動
作について説明する。
【００１３】ＣＲＣ挿入部３０で、主信号にＮビット単
位の演算値が挿入される。
位の演算値が挿入される。
【００１４】図３は、この各Ｎビット単位で主信号の先
頭（オーバーヘッド（ＯＶＥＲ ＨＥＡＤ）の斜線部)
に演算値を挿入した状態を示している。
頭（オーバーヘッド（ＯＶＥＲ ＨＥＡＤ）の斜線部)
に演算値を挿入した状態を示している。
【００１５】この主信号は信号分岐部３２で０系、１系
の２系統に分岐される。分岐された２系統の主信号は、
０系信号処理部３４，３６，３８および１系信号処理部
４０，４２，４４を通じて、それぞれ０系バッファメモ
リ５０および１系バッファメモリ５２に供給される。同
時に０系ＣＲＣエラー検出部５４と１系ＣＲＣエラー検
出部５６にも入力される。
の２系統に分岐される。分岐された２系統の主信号は、
０系信号処理部３４，３６，３８および１系信号処理部
４０，４２，４４を通じて、それぞれ０系バッファメモ
リ５０および１系バッファメモリ５２に供給される。同
時に０系ＣＲＣエラー検出部５４と１系ＣＲＣエラー検
出部５６にも入力される。
【００１６】０系ＣＲＣエラー検出部５４と１系ＣＲＣ
エラー検出部５６は、主信号のオーバーヘッド（ＯＶＥ
Ｒ ＨＥＡＤ）位置にあるＣＲＣビットとＮビットの主
信号を比較してエラー検出を行う。
エラー検出部５６は、主信号のオーバーヘッド（ＯＶＥ
Ｒ ＨＥＡＤ）位置にあるＣＲＣビットとＮビットの主
信号を比較してエラー検出を行う。
【００１７】この結果がセレクタ５８に出力される。０
系ＣＲＣエラー検出部５４と１系ＣＲＣエラー検出部５
６でのエラー検出結果により、現用系でのエラー検出時
には現用系から予備系に自動的にセレクタ５８の切り換
えを行う。
系ＣＲＣエラー検出部５４と１系ＣＲＣエラー検出部５
６でのエラー検出結果により、現用系でのエラー検出時
には現用系から予備系に自動的にセレクタ５８の切り換
えを行う。
【００１８】この現用系、予備系の切り換えはＮビット
の０系バッファメモリ５０あるいは１系バッファメモリ
５２に主信号のデータを書き込む毎にエラー検出を行
い、エラーが検出された場合には、予備系の０系バッフ
ァメモリ５０あるいは１系バッファメモリ５２から読み
出した主信号のデータを出力する。
の０系バッファメモリ５０あるいは１系バッファメモリ
５２に主信号のデータを書き込む毎にエラー検出を行
い、エラーが検出された場合には、予備系の０系バッフ
ァメモリ５０あるいは１系バッファメモリ５２から読み
出した主信号のデータを出力する。
【００１９】現用系と予備系の主信号は位相同期して０
系バッファメモリ５０および１系バッファメモリ５６か
ら読み出される。このため、セレクタ５８から出力され
る主信号に不連続部分が生じず、主信号の瞬断が発生し
ない。
系バッファメモリ５０および１系バッファメモリ５６か
ら読み出される。このため、セレクタ５８から出力され
る主信号に不連続部分が生じず、主信号の瞬断が発生し
ない。
【発明の効果】以上の説明から明らかなように、本発明
のデジタル伝送システムにおける冗長系切り換え方式
は、現用系の０系あるいは１系ＣＲＣエラー検出手段で
エラーを検出した場合、現用系の０系あるいは１系バッ
ファメモリから出力される演算値挿入主信号から、この
演算値挿入主信号と位相同期して出力される予備系の０
系あるいは１系バッファメモリから出力される演算値挿
入主信号に切り換えて出力するようにしているため、障
害発生時に伝送する主信号の瞬断が阻止され、、且つ、
主信号が同期して現用系から予備系に切り換えができ
て、使用トラフィックでのデータ処理中断等の悪影響を
阻止できるという効果を有する。
のデジタル伝送システムにおける冗長系切り換え方式
は、現用系の０系あるいは１系ＣＲＣエラー検出手段で
エラーを検出した場合、現用系の０系あるいは１系バッ
ファメモリから出力される演算値挿入主信号から、この
演算値挿入主信号と位相同期して出力される予備系の０
系あるいは１系バッファメモリから出力される演算値挿
入主信号に切り換えて出力するようにしているため、障
害発生時に伝送する主信号の瞬断が阻止され、、且つ、
主信号が同期して現用系から予備系に切り換えができ
て、使用トラフィックでのデータ処理中断等の悪影響を
阻止できるという効果を有する。
【図１】本発明のデジタル伝送システムにおける冗長系
切り換え方式の実施例における構成を示すブロック図で
ある。
切り換え方式の実施例における構成を示すブロック図で
ある。
【図２】実施例の動作説明に供され、各Ｎビットに対す
るＣＲＣ演算値の挿入位置を示す図である。
るＣＲＣ演算値の挿入位置を示す図である。
【図３】従来例のデジタル伝送システムにおける冗長系
切り換え方式の構成を示すブロック図である。
切り換え方式の構成を示すブロック図である。
３０ ＣＲＣ挿入部 ３２ 信号分岐部 ３４，３６，３８ ０系信号処理部 ４０，４２，４４ １系信号処理部 ５０ ０系バッファメモリ ５２ １系バッファメモリ ５４ ０系ＣＲＣエラー検出部 ５６ １系ＣＲＣエラー検出部 ５８ セレクタ
Claims (2)
- 【請求項１】入力される主信号に対してＮビット単位で
ＣＲＣ演算を行い、各Ｎビットの先頭に演算値を挿入し
た演算値挿入主信号を送出するＣＲＣ挿入手段と、 前記演算値挿入主信号を現用系、予備系の０系、１系に
分岐する信号分岐手段と、 前記０系、１系に分岐された演算値挿入主信号が、それ
ぞれ信号処理部を通じて書き込まれ、且つ、遅延した演
算値挿入主信号を出力する二つの０系／１系バッファメ
モリと、 前記０系、１系に分岐された演算値挿入主信号が、それ
ぞれ信号処理部を通じて供給されてＣＲＣエラー検出を
行う二つの０系／１系ＣＲＣエラー検出手段と、現用系
の前記０系あるいは１系ＣＲＣエラー検出手段でエラー
を検出した場合に現用系の演算値挿入主信号と位相同期
して読み出される予備系の０系あるいは１系バッファメ
モリからの演算値挿入主信号に切り換えて出力する切り
換え手段と、 を備えるデジタル伝送システムにおける冗長系切り換え
方式。 - 【請求項２】０系／１系バッファメモリにおける遅延の
量は、演算値挿入主信号のＭ×Ｎビットのフレーム長に
おけるＮビットであることを特徴とする請求項１記載の
デジタル伝送システムにおける冗長系切り換え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341616A JPH05176017A (ja) | 1991-12-25 | 1991-12-25 | デジタル伝送システムにおける冗長系切り換え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341616A JPH05176017A (ja) | 1991-12-25 | 1991-12-25 | デジタル伝送システムにおける冗長系切り換え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05176017A true JPH05176017A (ja) | 1993-07-13 |
Family
ID=18347464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341616A Pending JPH05176017A (ja) | 1991-12-25 | 1991-12-25 | デジタル伝送システムにおける冗長系切り換え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05176017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6357033B1 (en) | 1998-03-06 | 2002-03-12 | Nec Corporation | Communication processing control apparatus and information processing system having the same |
-
1991
- 1991-12-25 JP JP3341616A patent/JPH05176017A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6357033B1 (en) | 1998-03-06 | 2002-03-12 | Nec Corporation | Communication processing control apparatus and information processing system having the same |
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