JPH05152993A - 冗長構成伝送路の切替方式 - Google Patents
冗長構成伝送路の切替方式Info
- Publication number
- JPH05152993A JPH05152993A JP31289191A JP31289191A JPH05152993A JP H05152993 A JPH05152993 A JP H05152993A JP 31289191 A JP31289191 A JP 31289191A JP 31289191 A JP31289191 A JP 31289191A JP H05152993 A JPH05152993 A JP H05152993A
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- JP
- Japan
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- memories
- signals
- transmission line
- error
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 伝送路の切り替えによる瞬断が発生せず、か
つエラーを含むフレームが出力されないようにする。 【構成】 位相検出部５，６は伝送路３，４から主信号
を受け取りそれらの位相を検出する。制御部７は、その
位相検出結果にもとづいてメモリ８，９からの信号読み
出しを制御し、メモリ８，９から出力される主信号の位
相を一致させる。その結果、切り替えに伴う瞬断の発生
はなくなる。メモリ８，９からの主信号はメモリ１０，
１１に一旦格納され、１フレーム分の遅延の後、セレク
タ１４に入力される。検出部１２，１３はメモリ８，９
の出力において主信号のＣＲＣエラーを検出し、セレク
タ１４はそのエラー検出結果にもとづいて主信号を選択
し、切り替える。その際、主信号は１フレーム分遅延し
てセレクタに入力されるので、エラーを含むフレームが
出力されることはない。
つエラーを含むフレームが出力されないようにする。 【構成】 位相検出部５，６は伝送路３，４から主信号
を受け取りそれらの位相を検出する。制御部７は、その
位相検出結果にもとづいてメモリ８，９からの信号読み
出しを制御し、メモリ８，９から出力される主信号の位
相を一致させる。その結果、切り替えに伴う瞬断の発生
はなくなる。メモリ８，９からの主信号はメモリ１０，
１１に一旦格納され、１フレーム分の遅延の後、セレク
タ１４に入力される。検出部１２，１３はメモリ８，９
の出力において主信号のＣＲＣエラーを検出し、セレク
タ１４はそのエラー検出結果にもとづいて主信号を選択
し、切り替える。その際、主信号は１フレーム分遅延し
てセレクタに入力されるので、エラーを含むフレームが
出力されることはない。
Description
【０００１】
【産業上の利用分野】本発明は、現用系と予備系の２系
統の伝送路からなる冗長構成伝送路の切替方式に関する
ものである。
統の伝送路からなる冗長構成伝送路の切替方式に関する
ものである。
【０００２】
【従来の技術】従来、例えばディジタル伝送システムに
おいては、伝送路を冗長構成とし、伝送路の故障に対し
て自動的に現用系から予備系に切り替えることによって
トラフィックへの影響を抑えるようになっている。この
ようなディジタル伝送システムの一例を図２に示す。こ
のシステムは現用系の伝送路２４と予備系の伝送路２５
とを備え、これら伝送路を伝送される主信号は、送信側
でまず、信号分岐部２１によって２つに分けられる。そ
して、各信号に対して伝送路監視情報挿入部２２２，２
３はそれぞれ、例えばパリティ演算値などの主信号のエ
ラー監視情報をオーバーヘッドに挿入し、伝送路２４，
２５にそれぞれ送出する。受信側では、伝送路監視情報
検出部２６，２７がそれぞれ伝送路２４，２５を通じて
主信号を受け取り、エラー監視情報にもとづいて主信号
のエラー検出を行う。セレクタ２８は通常、現用系の伝
送路２４からの主信号を選択して出力するが、監視情報
検出部２６がエラーを検出し、そのとき監視情報検出部
２７がエラーを検出していない場合には、伝送路を予備
系に切り替え、伝送路２５からの主信号を選択して出力
する。
おいては、伝送路を冗長構成とし、伝送路の故障に対し
て自動的に現用系から予備系に切り替えることによって
トラフィックへの影響を抑えるようになっている。この
ようなディジタル伝送システムの一例を図２に示す。こ
のシステムは現用系の伝送路２４と予備系の伝送路２５
とを備え、これら伝送路を伝送される主信号は、送信側
でまず、信号分岐部２１によって２つに分けられる。そ
して、各信号に対して伝送路監視情報挿入部２２２，２
３はそれぞれ、例えばパリティ演算値などの主信号のエ
ラー監視情報をオーバーヘッドに挿入し、伝送路２４，
２５にそれぞれ送出する。受信側では、伝送路監視情報
検出部２６，２７がそれぞれ伝送路２４，２５を通じて
主信号を受け取り、エラー監視情報にもとづいて主信号
のエラー検出を行う。セレクタ２８は通常、現用系の伝
送路２４からの主信号を選択して出力するが、監視情報
検出部２６がエラーを検出し、そのとき監視情報検出部
２７がエラーを検出していない場合には、伝送路を予備
系に切り替え、伝送路２５からの主信号を選択して出力
する。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の冗長構成の伝送路では、セレクタ２８に入力される
２系統の受信信号の位相が一致していないため、エラー
検出によって切り替えが行われた場合、主信号の連続性
が乱れ、主信号に瞬断が発生してトラフィックを使用中
のユーザに対して悪影響を及ぼすという問題がある。ま
た、エラー検出によって予備系に切り替えられても、エ
ラーを含むフレームが最低１つはセレクタ２８から出力
されるという問題がある。
来の冗長構成の伝送路では、セレクタ２８に入力される
２系統の受信信号の位相が一致していないため、エラー
検出によって切り替えが行われた場合、主信号の連続性
が乱れ、主信号に瞬断が発生してトラフィックを使用中
のユーザに対して悪影響を及ぼすという問題がある。ま
た、エラー検出によって予備系に切り替えられても、エ
ラーを含むフレームが最低１つはセレクタ２８から出力
されるという問題がある。
【０００４】本発明の目的は、このような問題を解決
し、伝送路の切り替えによる瞬断が発生せず、かつエラ
ーを含むフレームが一切出力されないようにする冗長構
成伝送路の切替方式を提供することにある。
し、伝送路の切り替えによる瞬断が発生せず、かつエラ
ーを含むフレームが一切出力されないようにする冗長構
成伝送路の切替方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、第１および第
２の伝送路からなる冗長構成伝送路の切替方式におい
て、前記第１の伝送路からの信号を記憶する第１のメモ
リと、前記第２の伝送路からの信号を記憶する第２のメ
モリと、これら第１および第２のメモリからの信号の読
み出しを制御し、両メモリから読み出される信号を位相
を一致させる位相制御部と、前記第１および第２のメモ
リから読み出された信号をそれぞれ取り込んで保持し、
１フレーム分の時間が経過した後、保持した前記信号を
出力する第３および第４のメモリと、前記第１および第
２のメモリから読み出された信号のエラーをそれぞれ検
出する第１および第２のエラー検出部と、これら第１お
よび第２のエラー検出部のエラー検出結果にもとづい
て、前記第３および第４のメモリから読み出された信号
のうちのいずれかを出力するセレクタとを備えたことを
特徴とする。
２の伝送路からなる冗長構成伝送路の切替方式におい
て、前記第１の伝送路からの信号を記憶する第１のメモ
リと、前記第２の伝送路からの信号を記憶する第２のメ
モリと、これら第１および第２のメモリからの信号の読
み出しを制御し、両メモリから読み出される信号を位相
を一致させる位相制御部と、前記第１および第２のメモ
リから読み出された信号をそれぞれ取り込んで保持し、
１フレーム分の時間が経過した後、保持した前記信号を
出力する第３および第４のメモリと、前記第１および第
２のメモリから読み出された信号のエラーをそれぞれ検
出する第１および第２のエラー検出部と、これら第１お
よび第２のエラー検出部のエラー検出結果にもとづい
て、前記第３および第４のメモリから読み出された信号
のうちのいずれかを出力するセレクタとを備えたことを
特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明による冗長構成伝送路の切替方
式にもとづくディジタル伝送システムの一例を示す。送
信側のＣＲＣ挿入部１は、出力信号に対してＣＲＣ演算
を行い、オーバーヘッドに演算値を挿入する。信号分岐
部２は、ＣＲＣ挿入部１がＣＲＣ演算値を挿入した主信
号を現用系の伝送路３と予備系の伝送路４に分岐させ
る。
説明する。図１に本発明による冗長構成伝送路の切替方
式にもとづくディジタル伝送システムの一例を示す。送
信側のＣＲＣ挿入部１は、出力信号に対してＣＲＣ演算
を行い、オーバーヘッドに演算値を挿入する。信号分岐
部２は、ＣＲＣ挿入部１がＣＲＣ演算値を挿入した主信
号を現用系の伝送路３と予備系の伝送路４に分岐させ
る。
【０００７】受信側のバッファメモリ８，９は伝送路
３，４よりそれぞれ主信号を受け取り、保持する。位相
検出部５，６はそれぞれ伝送路３，４から入力される主
信号の位相をオーバーヘッドバイトの位相にもとづいて
検出し、検出結果を位相制御部７に出力する。位相制御
部７は、位相検出部５，６による位相検出結果にもとづ
き、メモリ８，９からそれぞれ主信号を読み出すタイミ
ングを制御し、２つの主信号の位相を一致させる。バッ
ファメモリ１０，１１はそれぞれメモリ８，９より主信
号を受け取って保持し、主信号のフレーム長換算で１フ
レーム分の遅延時間を持たせて、保持した主信号を出力
する。エラー検出部１２，１３はそれぞれ、メモリ８，
９から主信号を受け取り、ＣＲＣエラーの検出を行う。
セレクタ１４は、検出部１２，１３によるエラー検出結
果にもとづいて、メモリ１０，１１が出力する主信号の
うちのいずれか一方を選択し、出力する。
３，４よりそれぞれ主信号を受け取り、保持する。位相
検出部５，６はそれぞれ伝送路３，４から入力される主
信号の位相をオーバーヘッドバイトの位相にもとづいて
検出し、検出結果を位相制御部７に出力する。位相制御
部７は、位相検出部５，６による位相検出結果にもとづ
き、メモリ８，９からそれぞれ主信号を読み出すタイミ
ングを制御し、２つの主信号の位相を一致させる。バッ
ファメモリ１０，１１はそれぞれメモリ８，９より主信
号を受け取って保持し、主信号のフレーム長換算で１フ
レーム分の遅延時間を持たせて、保持した主信号を出力
する。エラー検出部１２，１３はそれぞれ、メモリ８，
９から主信号を受け取り、ＣＲＣエラーの検出を行う。
セレクタ１４は、検出部１２，１３によるエラー検出結
果にもとづいて、メモリ１０，１１が出力する主信号の
うちのいずれか一方を選択し、出力する。
【０００８】次に動作を説明する。ＣＲＣ挿入部１は伝
送すべき主信号に対してＣＲＣ演算を行い、オーバーヘ
ッドにＣＲＣ演算値を挿入する。ＣＲＣ演算値が挿入さ
れた主信号は信号分岐部２によって分岐され、伝送路
３，４に送出される。
送すべき主信号に対してＣＲＣ演算を行い、オーバーヘ
ッドにＣＲＣ演算値を挿入する。ＣＲＣ演算値が挿入さ
れた主信号は信号分岐部２によって分岐され、伝送路
３，４に送出される。
【０００９】受信側では、メモリ８，９が伝送路３，４
よりそれぞれ主信号を受け取り、保持する。一方、位相
検出部５，６はそれぞれ伝送路３，４から入力される主
信号の位相を検出し、検出結果を位相制御部７に出力す
る。そして、位相制御部７は、位相検出部５，６による
位相検出結果にもとづき、メモリ８，９からそれぞれ主
信号を読み出すタイミングを制御し、２つの主信号の位
相を一致させる。その結果、２つの伝送路３，４を伝送
される過程で２つの主信号に位相差が生じても、その位
相差は吸収される。
よりそれぞれ主信号を受け取り、保持する。一方、位相
検出部５，６はそれぞれ伝送路３，４から入力される主
信号の位相を検出し、検出結果を位相制御部７に出力す
る。そして、位相制御部７は、位相検出部５，６による
位相検出結果にもとづき、メモリ８，９からそれぞれ主
信号を読み出すタイミングを制御し、２つの主信号の位
相を一致させる。その結果、２つの伝送路３，４を伝送
される過程で２つの主信号に位相差が生じても、その位
相差は吸収される。
【００１０】バッファメモリ１０，１１はこれら位相が
一致した２つの主信号を受け取って保持し、主信号のフ
レーム長換算で１フレーム分の遅延時間を持たせて、保
持した主信号を出力する。
一致した２つの主信号を受け取って保持し、主信号のフ
レーム長換算で１フレーム分の遅延時間を持たせて、保
持した主信号を出力する。
【００１１】一方、エラー検出部１２，１３はそれぞ
れ、メモリ８，９から主信号を受け取り、ＣＲＣエラー
の検出を行う。そして、セレクタ１４は、検出部１２，
１３によるエラー検出結果にもとづいて、メモリ１０，
１１が出力する主信号のうちのいずれか一方を選択し、
出力する。セレクタ１４は通常、メモリ１０からの主信
号を選択して出力するが、エラー検出部１２がエラーを
検出し、そのときエラー検出部１３がエラーを検出して
いない場合には、メモリ１１からの主信号を選択して出
力する。このような切り替えの際、メモリ１０，１１か
ら出力される主信号は１フレーム分だけ遅れているの
で、エラーを含むフレームがセレクタ１４から出力され
ることはない。また、メモリ１０，１１からの２つの主
信号の位相は一致しているので、切り替えが行われても
信号の連続性は保たれる。
れ、メモリ８，９から主信号を受け取り、ＣＲＣエラー
の検出を行う。そして、セレクタ１４は、検出部１２，
１３によるエラー検出結果にもとづいて、メモリ１０，
１１が出力する主信号のうちのいずれか一方を選択し、
出力する。セレクタ１４は通常、メモリ１０からの主信
号を選択して出力するが、エラー検出部１２がエラーを
検出し、そのときエラー検出部１３がエラーを検出して
いない場合には、メモリ１１からの主信号を選択して出
力する。このような切り替えの際、メモリ１０，１１か
ら出力される主信号は１フレーム分だけ遅れているの
で、エラーを含むフレームがセレクタ１４から出力され
ることはない。また、メモリ１０，１１からの２つの主
信号の位相は一致しているので、切り替えが行われても
信号の連続性は保たれる。
【００１２】
【発明の効果】以上説明したように本発明による冗長構
成伝送路の切替方式では、２系統の伝送路により伝送さ
れた２つの信号に対して位相合わせが行われるので、伝
送路の切り替えが行われても信号の連続性が保たれ、主
信号の瞬断は発生しない。従って、トラフィックを使用
中のユーザに対して悪影響は一切生じない。また、信号
はエラー検出のタイミングより１フレームに相当する時
間だけ遅れてセレクタに入力されるので、エラーを含む
フレームがセレクタから出力されることはない。
成伝送路の切替方式では、２系統の伝送路により伝送さ
れた２つの信号に対して位相合わせが行われるので、伝
送路の切り替えが行われても信号の連続性が保たれ、主
信号の瞬断は発生しない。従って、トラフィックを使用
中のユーザに対して悪影響は一切生じない。また、信号
はエラー検出のタイミングより１フレームに相当する時
間だけ遅れてセレクタに入力されるので、エラーを含む
フレームがセレクタから出力されることはない。
【図１】本発明の冗長構成伝送路の切替方式にもとづく
ディジタル伝送システムの一例を示すブロック図であ
る。
ディジタル伝送システムの一例を示すブロック図であ
る。
【図２】従来のディジタル伝送システムを示すブロック
図である。
図である。
１ ＣＲＣ挿入部 ２ 信号分岐部 ３，４ 伝送路 ５，６ 位相検出部 ７ 位相制御部 ８〜１１ バッファメモリ １２，１３ エラー検出部 １４ セレクタ
Claims (1)
- 【請求項１】第１および第２の伝送路からなる冗長構成
伝送路の切替方式において、 前記第１の伝送路からの信号を記憶する第１のメモリ
と、 前記第２の伝送路からの信号を記憶する第２のメモリ
と、 これら第１および第２のメモリからの信号の読み出しを
制御し、両メモリから読み出される信号を位相を一致さ
せる位相制御部と、 前記第１および第２のメモリから読み出された信号をそ
れぞれ取り込んで保持し、１フレーム分の時間が経過し
た後、保持した前記信号を出力する第３および第４のメ
モリと、 前記第１および第２のメモリから読み出された信号のエ
ラーをそれぞれ検出する第１および第２のエラー検出部
と、 これら第１および第２のエラー検出部のエラー検出結果
にもとづいて、前記第３および第４のメモリから読み出
された信号のうちのいずれかを出力するセレクタとを備
えたことを特徴とする冗長構成伝送路の切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31289191A JPH05152993A (ja) | 1991-11-28 | 1991-11-28 | 冗長構成伝送路の切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31289191A JPH05152993A (ja) | 1991-11-28 | 1991-11-28 | 冗長構成伝送路の切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152993A true JPH05152993A (ja) | 1993-06-18 |
Family
ID=18034693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31289191A Pending JPH05152993A (ja) | 1991-11-28 | 1991-11-28 | 冗長構成伝送路の切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152993A (ja) |
-
1991
- 1991-11-28 JP JP31289191A patent/JPH05152993A/ja active Pending
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