JP2000295204A - データライン選択装置 - Google Patents

Abstract

(57)【要約】 【課題】冗長構成の系切替えを行うデータライン選択装
置路規模且つ低消費電力とする。 【解決手段】それぞれ入力データが入力される０系メモ
リ７及び１系メモリ８を選択するセレクタ１１とは別に
入力データを付加セレクタ選択して共通パリティ検出部
１０にてパリティ検出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータライン選択装
置、特にＳＤＨ（Synchronous Digital Hierarchy：
同期デジタルハイアラーキ）又はＡＴＭ（Asynchronous
Transfer Mode：非同期転送モード）方式の伝送装置
の冗長構成においてライン切替えを無瞬断で行うデータ
ライン選択装置の改良に関する。

【０００２】

【従来の技術】データ伝送装置にあっては、種々のデー
タライン選択装置が提案され使用されている。例えば特
許第２，６７７，２００号公報の「正常系即時選択回
路」には、運用系の異常検出手段が異常検出信号を出力
している時間だけ、一時的に待機系の出力に切替える技
術を開示している。又、特開平２−２７２９１７号公報
の「受信回路切替方式」には、受信回路が冗長構成をと
るシステムにおいて、一方の受信回路の異常を検出する
異常検出回路を有する。異常が検出されると予備系の受
信回路に切替える技術を開示している。

【０００３】図３には、従来のデータライン選択装置の
ブロック図を示す。この従来のデータ選択装置は、それ
ぞれｎビットのＤＡＴＡ０及び１が入力される０系メモ
リ１及び１系メモリ２と０系パリティ検出部３及び１系
パリティ検出部４とを有する。また、これら０系メモリ
１と１系メモリ２の出力は、それぞれセレクタ５のＡ、
Ｂ入力端子に接続する。更に、０系パリティ検出部３及
び１系パリティ検出部４の出力は、ライン選択器６に入
力され、このライン選択部６の出力をセレクタ５の選択
／制御端子Ｓに印可する。セレクタ５からｎビットのＤ
ＡＴＡ出力が得られる。

【０００４】０系メモリ１及び１系メモリ２の２つのメ
モリを有する冗長構成とし、冗長構成とされたブロック
から出力されたＤＡＴＡ０及びＤＡＴＡ１のデータに対
して同じ遅延を付加する。また、０系パリティ検出器３
及び１系パリティ検出器４は、ＤＡＴＡ０、ＤＡＴＡ１
のデータのパリティ検出を行い、ライン選択器６にパリ
ティ検出結果を出力する。ライン選択器６では、０系パ
リティ検出器３及び１系パリティ検出器４から入力され
た信号を基に、現用系にエラーが発生し、且つ予備系が
正常である場合、切替信号を生成してセレクタ５に出力
する。セレクタ５は、ライン選択器６より入力された切
替信号に基づいて正常なラインへ切替えを行っている。
切替えは、エラーが発生したデータが０系メモリ１及び
１系メモリ２より出力される前に行われる。従って、現
選択系にエラーが発生してもセレクタ５から出力される
データにはエラーがなく切替えは無瞬断で実現できる。

【０００５】

【発明が解決しようとする課題】しかし、上述した従来
技術の場合、パリティ検出部がデータライン毎に必要と
なる為に、回路規模が大きくなり、且つ消費電力も大き
いという問題があった。

【０００６】従って、本発明の目的は、回路規模がデー
タライン数に依存せず小さくなり、従って低消費電力の
データライン選択装置を提供することである。

【０００７】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるデータライン選択装置は、次のような
特徴的な構成を採用している。

【０００８】（１）冗長構成されたブロックから入力さ
れるデータが入力され所定時間後にデータを出力する複
数のメモリと、該メモリの出力を前記入力データのパリ
ティ検出器の出力に基づいて切替えるセレクタにより選
択して出力データとするデータライン選択装置におい
て、前記パリティ検出器には、前記入力データを選択す
る付加セレクタにより選択された入力データのみのパリ
ティを検出するデータライン選択装置。

【０００９】（２）前記セレクタ及び前記付加セレクタ
は、前記パリティ検出器の出力により同時に切替え制御
される上記（１）のデータライン選択装置。

【００１０】（３）前記メモリの遅延時間は、前記パリ
ティ検出器の遅延時間以上に選定し、無瞬断で前記メモ
リの出力データの切替えを行う上記（１）のデータライ
ン選択装置。

【００１１】（４）冗長構成のブロックから入力される
入力データをそれぞれメモリに入力し、前記入力データ
のうちパリティエラーのない入力データをセレクトで選
択して出力データを得るデータライン選択装置におい
て、前記セレクタで選択される前記入力データのパリテ
ィエラーを単一の共通パリティ検出器にて検出し、前記
セレクタの切替えを行うデータライン選択装置。

【００１２】

【発明の実施の形態】以下、本発明によるデータライン
選択装置の好適実施形態例を添付図１及び図２を参照し
て詳細に説明する。

【００１３】図１は、本発明によるデータライン選択装
置の構成を示すブロック図である。図２は、図１のデー
タライン選択装置を構成する各部の動作説明用タイミン
グチャートである。

【００１４】先ず、図１を参照して、本発明によるデー
タライン選択装置の構成を説明する。このデータライン
選択装置は、それぞれ冗長構成のデータであるＤＡＴＡ
−０及びＤＡＴＡ−１ １２、１３が入力される、例え
ばＦＩＦＯ（先入れ先出し）メモリである０系メモリ７
及び１系メモリ８を有する。これら両メモリ７，８から
のｎビットデータ１４、１５は第２セレクタ１１の入力
端Ａ、Ｂに入力され、この第２セレクタ１１からデータ
（ＤＡＴＡ ＯＵＴ）１８が出力される。また、上述し
たデータ入力１２、１３は第１セレクタ９の入力端Ａ、
Ｂにも入力され、その出力データ１６は、共通のパリテ
ィ検出器１０に入力される。このパリティ検出器１０か
らのパリティ検出結果１７は、第１セレクタ９及び第２
セレクタ１１の切替端子Ｓに入力される。

【００１５】即ち、０系メモリ７及び１系メモリ８によ
り、冗長構成された前段ブロックから出力されたデータ
（ＤＡＴＡ−０、ＤＡＴＡ−１）１２、１３に対して必
要な遅延を付加する。第１セレクタ９は、冗長された２
系統のデータ（ＤＡＴＡ−０、ＤＡＴＡ−１）１２、１
３のいずれか一方を選択して、共通のパリティ検出器１
０へ出力する。パリティ検出器１０は、現在選択されて
いるデータラインのパリティエラーの検出を行い、第２
セレクタ１１へ結果１７を出力する。そこで第２セレク
タ１１は、パリティ検出器１０より出力されたパリティ
検出結果１７に基づいて、次段ブロックへ出力するデー
タラインの切替えを行う。尚、このパリティ検出結果１
７に基づいて第１セレクタ９の切替えも同時に行う。

【００１６】次に、図１のデータライン選択装置の動作
を、図２のタイミングチャートを参照して説明する。図
２中、（ａ）及び（ｂ）はそれぞれ０系メモリ７及び１
系メモリ８（及び第１セレクタ９のＡ、Ｂ入力端）に入
力されるデータ１２、１３である。図２の例にあって
は、データ（ＤＡＴＡ−０）１２のデータＤ３及びデー
タ（ＤＡＴＡ−１）１３のデータＤ６にビット誤り（エ
ラー）が発生したと仮定する。次に、図２（ｃ）及び
（ｄ）は、それぞれ０系メモリ７及び１系メモリ８から
の出力データ１４、１５である。図２（ｅ）は、第１セ
レクタ９の出力１６である。図２（ｆ）は、パリティ検
出器１０のパリティ検出結果１７である。また、図２
（ｇ）は、第２セレクタ１１により選択されて出力され
るデータ（ＤＡＴＡ−ＯＵＴ）１８である。

【００１７】冗長構成された前段ブロック（図示せず）
から０系メモリ７，１系メモリ８及び第セレクタ９の入
力端Ａ、Ｂに、図２の（ａ）、（ｂ）に示す如き２系統
の同じデータ１２、１３が入力されたと仮定する。ま
た、上述の如く、入力データ１２、１３にはそれぞれＤ
３、Ｄ６の位置においてデータの誤り（エラー）があ
り、パリティエラーがパリティ検出器１０により検出さ
れるものとする。

【００１８】入力データ１２、１３は、それぞれ０系メ
モリ７及び１系メモリ８により、図２の（ｃ）、（ｄ）
に示す如く同じ遅延が付与されるものとする。また入力
データ１２、１３は第１セレクタ９にも入力され、図２
の（ｆ）に示すパリティ検出器１０のパリティ検出結果
１７に応じて入力データ（ＤＡＴＡ−０）１２又は入力
データ（ＤＡＴＡ−１）１３のいずれか一方を選択す
る。図２の例にあっては、入力データ１２のＤ３まで
は、入力データ１２を選択し、Ｄ３位置でパリティエラ
ーを検出すると、出力を反転して第１セレクタ９及び第
２セレクタ１１の切替端子Ｓに切替信号を出力する。こ
れにより第１セレクタ９及び第２セレクタ１１は、入力
データ（ＤＡＴＡ−１）１３及び１系メモリ８の出力デ
ータ１５をそれぞれ選択してデータ１６、１８として出
力する。

【００１９】また、入力データ（ＤＡＴＡ−１）１３の
Ｄ６位置で、パリティ検出器１０はパリティエラーを検
出する。そこでパリティ検出器１０の出力は、図２の
（ｆ）に示す如く、この位置で再度切替信号を第１セレ
クタ９及び第２セレクタ１１に出力する。その結果、第
１セレクタ９は、再度入力データ（ＤＡＴＡ−０）１２
を選択し、第２セレクタ１１は、０系メモリ７の出力デ
ータ１４を選択することとなる。

【００２０】従って、第２セレクタ１１から出力される
出力データ（ＤＡＴＡ−ＯＵＴ）１８は、図２（ｇ）に
示す如く、入力データ１２のＤ１を出力した後、入力デ
ータ１３のＤ２、Ｄ３，Ｄ４を出力し、その後、更に入
力データ１２のＤ５〜Ｄ９を出力することとなる。この
ようにすることにより、パリティエラーを含む０系入力
データ１２中のＤ３及び１系入力データ１３中のＤ６が
出力データ（ＤＡＴＡ−ＯＵＴ）１８として、第２セレ
クタ１１から出力されることはなく、エラーのない正し
い出力データが得られ、次段ブロックへ出力されること
となる。

【００２１】尚、０系メモリ７及び１系メモリ８の遅延
は、主としてパリティ検出器１０によるパリティ検出に
よる時間遅延を回避する為であり、必要な適正遅延時間
に設定する。

【００２２】以上、本発明によるデータライン選択装置
の好適実施形態例の構成及び動作を詳述した。しかし、
本発明は斯る特定例のみに限定されるべきではなく、本
発明の要旨を逸脱することなく種々の変形変更が可能で
あることが当業者には容易に理解できよう。例えば、冗
長度を更に増加して信頼性を改善する為に、上述した０
系及び１系の２系統のみならず、３系統以上の冗長構成
としてもよい。その場合であっても、パリティ検出器は
１個のみで共通使用可能であるので、本発明の効果乃至
特徴は一層明らかとなる。ここで使用したメモリ、セレ
クタ及びパリティ検出器自体は、知の任意のものでより
のでここで詳細説明は省略した。

【００２３】

【発明の効果】上述の説明から理解される如く、本発明
のデータライン選択装置によると、データラインのパリ
ティ検出を行う為のパリティ検出器を冗長構成の複数の
系に対して共通使用できるので、回路規模及び消費電力
の低減が可能である。換言すると、データラインのパリ
ティ検出を選択系のみにつき行っている為である。特に
データのビット数ｎが大きい場合に、本発明の効果は顕
著になる。

【図面の簡単な説明】

【図１】本発明によるデータライン選択装置の好適実施
形態例のブロック図である。

【図２】図１におけるデータライン選択装置を構成する
各部の動作を説明するタイミングチャートである。

【図３】従来のデータライン選択装置のブロック図であ
る。

【符号の説明】

７、８ メモリ ９ 第１セレクト １０ パリティ検出器 １１ 第２セレクタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】冗長構成されたブロックから入力されるデ
   ータが入力され所定時間後にデータを出力する複数のメ
   モリと、該メモリの出力を前記入力データのパリティ検
   出器の出力に基づいて切替えるセレクタにより選択して
   出力データとするデータライン選択装置において、前記
   パリティ検出器には、前記入力データを選択する付加セ
   レクタにより選択された入力データのみのパリティを検
   出することを特徴とするデータライン選択装置。
2. 【請求項２】前記セレクタ及び前記付加セレクタは、前
   記パリティ検出器の出力により同時に切替え制御される
   ことを特徴とする請求項１に記載のデータライン選択装
   置。
3. 【請求項３】前記メモリの遅延時間は、前記パリティ検
   出器の遅延時間以上に選定し、無瞬断で前記メモリの出
   力データの切替えを行うことを特徴とする請求項１に記
   載のデータライン選択装置。
4. 【請求項４】冗長構成のブロックから入力される入力デ
   ータをそれぞれメモリに入力し、前記入力データのうち
   パリティエラーのない入力データをセレクトで選択して
   出力データを得るデータライン選択装置において、前記
   セレクタで選択される前記入力データのパリティエラー
   を単一の共通パリティ検出器にて検出し、前記セレクタ
   の切替えを行うことを特徴とするデータライン選択装
   置。