JP3250778B2 - 短瞬断切替回路および無瞬断切替回路 - Google Patents
短瞬断切替回路および無瞬断切替回路Info
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Description
Transfer Mode)送受信装置において、現用伝送路と予
備伝送路との間の切り替えを行う短瞬断切替回路および
無瞬断切替回路に関する。
5バイト×8ビットのヘッダ部と、48バイト×8ビット
のインフォメーションフィールド部をもつATMセルが
順次伝送されている。このようなATMシステムにおい
て、従来からATMセルを伝送する伝送路を二重化し、
現用系の伝送路に故障が発生したときに予備系の伝送路
に切り替えることにより、故障救済を行う伝送路切替回
路が用いられていた。図10は、従来の伝送路切替回路
の構成例を示す。
伝送路1−2には、それぞれ故障検出部11−1,11
−2を介してセレクタ12が接続され、セレクタ12の
切り替えによって接続する伝送路が選択される。いま、
現用伝送路1−1に接続されている故障検出部11−1
で故障が検出されると、切替制御部13は故障検出部1
1−1からの通知によってセレクタ12を予備系に切り
替え、故障救済を行う。また、予備系を選択している場
合に、予備系に故障が発生したときも同様に現用系への
切り替えが行われる。
における故障検出部11は、入力信号レベルの低下(例
えば、光レベルの低下)、フレーム同期信号の消失、ビ
ットタイミングの消失等が一定時間(例えば、1秒)継
続したときに故障と判断している。すなわち、故障が発
生してから故障と判断し、セレクタ12を切り替えて故
障救済が完了するまでの間に所定の時間が必要であり、
その間に多くの伝送信号が消失していた。
り現用系と予備系との間の切替時間を短縮し、伝送路切
り替えに伴う伝送信号の消失を最小限に抑えることがで
きる短瞬断切替回路および無瞬断切替回路を提供するこ
とを目的とする。
路は、同一のATMセル系列が伝送されている現用系と
予備系の二重化された伝送路からそれぞれセルを受信
し、切替命令に応じてその一方を選択するセレクタと、
各伝送路から受信したセルのHEC誤りを検出するHE
C誤り検出部と、セレクタが選択している系の伝送路か
ら受信したセルにHEC誤りがN回(Nは2以上の整
数)連続して検出されたときに、セレクタの選択を他系
に切り替える切替命令を出力する切替制御手段を備え
る。
短瞬断切替回路に加えて、現用系と予備系の伝送路から
受信したセルをそれぞれ一時蓄積するバッファと、現用
系と予備系の伝送路から同一のセルの到着時間差を測定
し、バッファ量を制御して到着時間差を吸収するセル比
較制御部とを備える。
Mセル系列が伝送されている現用系と予備系の二重化さ
れた伝送路からそれぞれセルを受信し、切替命令に応じ
てその一方を選択するセレクタと、各伝送路から受信し
たセルのHEC誤りを検出するHEC誤り検出部と、H
EC誤り検出部とセレクタとの間に配置され、その間を
通過するセルに所定の遅延を与える遅延付与部と、セレ
クタが選択している系の伝送路から受信したセルにHE
C誤りがN回(Nは2以上の整数)連続して検出された
ときに、セレクタの選択を他系に切り替える切替命令を
出力する切替制御手段を備える。
短瞬断切替回路に加えて、現用系と予備系の伝送路から
受信したセルをそれぞれ一時蓄積するバッファと、現用
系と予備系の伝送路から同一のセルの到着時間差を測定
し、バッファ量を制御して到着時間差を吸収するセル比
較制御部とを備える。
系の各伝送路から受信されたセルは、まずHEC誤り検
出部でHEC誤りの有無が検査される。HEC誤り検出
部はHEC誤りを検出すると、それを切替制御手段に通
知する。切替制御手段は、現用系の伝送路にHEC誤り
がN回連続して検出されたときに、現用伝送路に故障が
発生したと判断し、セレクタを現用系から予備系に切り
替えて故障の救済を行う。
ット誤りによる切り替えを防止することができる。この
とき、故障救済に伴う品質劣化をN+1セルの誤りのみ
にとどめることができる。
路と予備伝送路から受信されるセルの到着時間差に基づ
いてバッファ量を制御することにより、両伝送路からの
セルの到着時間差を吸収することができる。これによ
り、現用伝送路と予備伝送路から受信されるセルに到着
時間差がある場合でも、セレクタの切り替えに伴うセル
の欠落、重複を回避することができる。
1,2の短瞬断切替回路のそれぞれに、HEC誤り検出
部とセレクタとの間を通過するセルに所定の遅延を与え
る遅延付与部を備える。短瞬断切替回路では、誤動作に
対処するために保護機能を付加しており、N+1セルの
誤りは救済できなかった。これに対して、セルに所定の
遅延(N+1セル分)を与えてセレクタに入力する構成
をとることにより、セレクタの切り替えによって誤りを
含まないセルを選択することができる。すなわち、現用
伝送路から受信されたセルにHEC誤りが検出された場
合に、主信号を瞬断させることなく故障救済を行うこと
ができる。
において、現用伝送路1−1および予備伝送路1−2に
は、それぞれHEC誤り検出部14−1,14−2を介
してセレクタ12が接続され、セレクタ12の切り替え
によって接続する伝送路が選択される。切替制御部13
は、HEC誤り検出部14−1,14−2のHEC誤り
検出通知に応じてセレクタ12に切替命令を送出する。
受信されたセルは、それぞれ対応するHEC誤り検出部
14−1,14−2でHEC誤りの有無が検査される。
各HEC誤り検出部はHEC誤りを検出すると、それを
切替制御部13に通知する。切替制御部13は、セレク
タ12が現用伝送路1−1を選択しているときに、HE
C誤り検出部14−1からHEC誤り検出が通知される
と、現用伝送路1−1に故障が発生したと判断し、セレ
クタ12を現用伝送路1−1から予備伝送路1−2に切
り替える切替命令を出力する。セレクタ12が予備伝送
路1−2を選択しているときに予備伝送路1−2に故障
が発生した場合も同様である。セレクタ12は、切替制
御部13からの切替命令に従って伝送路を切り替えるこ
とにより、伝送路の故障救済に伴う品質劣化は2セル以
内になる。
1) 図2は、本発明の短瞬断切替回路の第1実施例の構成を
示す。本実施例は、図1に示す基本構成に加えて、切替
制御部13とセレクタ12との間に保護部15を備える
ことを特徴とする。保護部15は、切替制御部13から
切替命令がN回連続して送出されたときに、セレクタ1
2に切替命令を送出する機能を有する。これにより、故
障以外の偶然に発生するビット誤りによる切り替えを防
止することができる。このとき、故障救済に伴う品質劣
化はN+1セル以内になる。
本実施例における切替制御部13と保護部15に対応す
る。本実施例では、保護部15が切替制御部13とセレ
クタ12との間で、HEC誤り検出に伴う切替命令を制
御する構成であるが、HEC誤り検出部14−1,14
−2と切替制御部13との間に配置し、HEC誤り検出
がN回連続したときに切替制御部13に通知するように
してもよい。
2) 図3は、本発明の短瞬断切替回路の第2実施例の構成を
示す。本実施例は、図2に示す第1実施例の構成に加え
て、HEC誤り検出部14−1,14−2とセレクタ1
2との間に、バッファ16−1,16−2とセル比較制
御部17を備えることを特徴とする。バッファ16−
1,16−2は、HEC誤り検出部14−1,14−2
から出力されるセルを蓄積し、セル比較制御部17によ
り制御されるバッファ量に応じて、蓄積したセルを順次
セレクタ12へ送出する。セル比較制御部17は、バッ
ファ16−1,16−2から出力される同一のセルの到
着時間差を測定し、この到着時間差が吸収されてセレク
タ12に入力されるようにバッファ16−1,16−2
のバッファ量を制御する。
伝送路1−2から受信されるセルに到着時間差がある場
合でも、到着時間差が吸収されて同一のセルがセレクタ
12に入力されるので、セレクタ12の切り替えに伴う
セルの欠落または重複を回避することができる。
替制御部13とセレクタ12との間、あるいはHEC誤
り検出部14−1,14−2と切替制御部13との間に
保護部15を配置することより、故障以外の偶然に発生
するビット誤りによる切り替えを防止することができ
る。このとき、故障救済に伴う品質劣化はN+1セル以
内になる。
2) 図4は、本発明の短瞬断切替回路の第3実施例の構成を
示す。本実施例は、図2に示す第1実施例の構成に加え
て、HEC誤り検出部14−1,14−2とセレクタ1
2との間に、2×2スイッチ18、バッファ16、セル
比較制御部19を備えることを特徴とする。2×2スイ
ッチ18は、HEC誤り検出部14−1,14−2とセ
レクタ12との間の一方の経路にバッファ16を挿入す
る。バッファ16は、HEC誤り検出部14−1,14
−2の一方から出力されるセルを蓄積し、セル比較制御
部19により制御されるバッファ量に応じて、蓄積した
セルを順次セレクタ12へ送出する。セル比較制御部1
9は、セレクタ12に入力される同一のセルの到着時間
差を測定し、早く到着する側にバッファ16が挿入され
るように2×2スイッチ18を切り替え、この到着時間
差が吸収されてセレクタ12に入力されるようにバッフ
ァ16のバッファ量を制御する。また、セル比較制御部
19は、切替制御部13に対して2×2スイッチ18の
接続状態を通知し、現用伝送路1−1,予備伝送路1−
2とセレクタ12の対応関係をとるようにする。
2つのバッファ16−1,16−2を用いて遅延調整す
る機能を、2×2スイッチ18と1つのバッファ16で
実現するものである。これにより、現用伝送路1−1お
よび予備伝送路1−2から受信されるセルに到着時間差
がある場合でも、到着時間差が吸収されて同一のセルが
セレクタ12に入力されるので、セレクタ12の切り替
えに伴うセルの欠落または重複を回避することができ
る。
替制御部13とセレクタ12との間、あるいはHEC誤
り検出部14−1,14−2と切替制御部13との間に
保護部15を配置することより、故障以外の偶然に発生
するビット誤りによる切り替えを防止することができ
る。このとき、故障救済に伴う品質劣化はN+1セル以
内になる。
検出による故障検出を1セル時間以内に行うことができ
るものの、セレクタの切り替えまでの間に少なくともN
+1セルの誤りは救済できなかった。これに対処する無
瞬断切替回路の実施例について以下に説明する。無瞬断
切替回路は、セルに所定の遅延(N+1セル分)を与え
てセレクタに入力する構成をとる。
基本構成は、短瞬断切替回路の基本構成(図1)に加え
て、切替制御部13とセレクタ12との間に遅延付与部
20−1,20−2を備えることを特徴とする。遅延付
与部20−1,20−2は、HEC誤り検出部14−
1,14−2から出力されるセルに2セル分の遅延を与
えてセレクタ12に送出する。これにより、セレクタ1
2が切り替えられる時点では、誤りを含むセルは遅延付
与部20−1,20−2に蓄積されているので、セレク
タ12で他系のセルに切り替えることにより、誤りのな
いセルを送出することができる。すなわち、現用伝送路
または予備伝送路から受信されたセルにHEC誤りが検
出された場合に、主信号を瞬断させることなく故障救済
を行うことができる。
3) 図6は、本発明の無瞬断切替回路の第1実施例の構成を
示す。本実施例は、図5に示す基本構成に加えて、切替
制御部13とセレクタ12との間に保護部15を備える
ことを特徴とする。保護部15は、切替制御部13から
切替命令がN回連続して送出されたときに、セレクタ1
2に切替命令を送出する機能を有する。これにより、故
障以外の偶然に発生するビット誤りによる切り替えを防
止することができる。また、遅延付与部20−1,20
−2で保護動作に対応するN+1セル分の遅延を与える
ことにより、基本構成と同様に主信号を瞬断させること
なく故障救済を行うことができる。
本実施例における切替制御部13と保護部15に対応す
る。本実施例では、保護部15が切替制御部13とセレ
クタ12との間で、HEC誤り検出に伴う切替命令を制
御する構成であるが、HEC誤り検出部14−1,14
−2と切替制御部13との間に配置し、HEC誤り検出
がN回連続したときに切替制御部13に通知するように
してもよい。
4) 図7は、本発明の無瞬断切替回路の第2実施例の構成を
示す。本実施例は、図6に示す第1実施例の構成に加え
て、HEC誤り検出部14−1,14−2と遅延付与部
20−1,20−2との間に、バッファ16−1,16
−2とセル比較制御部17を備えることを特徴とする。
バッファ16−1,16−2は、HEC誤り検出部14
−1,14−2から出力されるセルを蓄積し、セル比較
制御部17により制御されるバッファ量に応じて、蓄積
したセルを順次遅延付与部20−1,20−2へ送出す
る。セル比較制御部17は、バッファ16−1,16−
2から出力される同一のセルの到着時間差を測定し、こ
の到着時間差が吸収されて遅延付与部20−1,20−
2に入力されるようにバッファ16−1,16−2のバ
ッファ量を制御する。
伝送路1−2から受信されるセルに到着時間差がある場
合でも、到着時間差が吸収されて同一のセルが遅延付与
部20−1,20−2に入力され、それぞれ無瞬断切替
に必要な所定の遅延が付与されるので、セレクタ12の
切り替えに伴うセルの欠落または重複を回避することが
できる。
1と遅延付与部20−1、バッファ16−2と遅延付与
部20−2はそれぞれ機能別に表示したものであり、そ
れぞれ1つの素子で実現することができる。また、図6
に示す第1実施例と同様に切替制御部13とセレクタ1
2との間、あるいはHEC誤り検出部14−1,14−
2と切替制御部13との間に保護部15を配置すること
より、故障以外の偶然に発生するビット誤りによる切り
替えを防止することができる。
4) 図8は、本発明の無瞬断切替回路の第3実施例の構成を
示す。本実施例は、図6に示す第1実施例の構成に加え
て、HEC誤り検出部14−1,14−2と遅延付与部
20−1,20−2との間に、2×2スイッチ18、バ
ッファ16、セル比較制御部19を備えることを特徴と
する。2×2スイッチ18は、HEC誤り検出部14−
1,14−2と遅延付与部20−1との間の一方の経路
にバッファ16を挿入する。バッファ16は、HEC誤
り検出部14−1,14−2の一方から出力されるセル
を蓄積し、セル比較制御部19により制御されるバッフ
ァ量に応じて、蓄積したセルを順次遅延付与部20−1
へ送出する。セル比較制御部19は、遅延付与部20−
1,20−2に入力される同一のセルの到着時間差を測
定し、早く到着する側にバッファ16が挿入されるよう
に2×2スイッチ18を切り替え、この到着時間差が吸
収されて遅延付与部20−1,20−2に入力されるよ
うにバッファ16のバッファ量を制御する。また、セル
比較制御部19は、切替制御部13に対して2×2スイ
ッチ18の接続状態を通知し、現用伝送路1−1,予備
伝送路1−2とセレクタ12の対応関係をとるようにす
る。
2つのバッファ16−1,16−2を用いて遅延調整す
る機能を、2×2スイッチ18と1つのバッファ16で
実現するものである。これにより、現用伝送路1−1お
よび予備伝送路1−2から受信されるセルに到着時間差
がある場合でも、到着時間差が吸収されて同一のセルが
遅延付与部20−1,20−2に入力され、それぞれ無
瞬断切替に必要な所定の遅延が付与されるので、セレク
タ12の切り替えに伴うセルの欠落または重複を回避す
ることができる。
遅延付与部20−1は機能別に表示したものであり、1
つの素子で実現することができる。また、図6に示す第
1実施例と同様に切替制御部13とセレクタ12との
間、あるいはHEC誤り検出部14−1,14−2と切
替制御部13との間に保護部15を配置することより、
故障以外の偶然に発生するビット誤りによる切り替えを
防止することができる。
替回路は、現用伝送路あるいは予備伝送路に故障が発生
した場合に、N(保護段数)+1セルの誤りに抑えた短
瞬断切り替えが可能である。したがって、従来の伝送路
切替回路に比べて故障救済を行う際の品質劣化を大幅に
低減することができる。
るいは予備伝送路に故障が発生した場合に無瞬断切り替
えが可能である。したがって、二重化された伝送路間で
品質劣化を伴うことなく故障救済を行うことができる。
なお、本発明の短瞬断切替回路および無瞬断切替回路
は、三重化以上の伝送路間の切り替えにも同様に対応す
ることができる。
ック図。
示すブロック図。
示すブロック図。
示すブロック図。
ック図。
示すブロック図。
示すブロック図。
示すブロック図。
Claims (4)
- 【請求項1】 同一のATMセル系列が伝送されている
現用系と予備系の二重化された伝送路からそれぞれセル
を受信し、切替命令に応じてその一方を選択するセレク
タを備えた切替回路において、 前記各伝送路から受信したセルのHEC誤りを検出する
HEC誤り検出部と、 前記セレクタが選択している系の伝送路から受信したセ
ルにHEC誤りがN回(Nは2以上の整数)連続して検
出されたときに、前記セレクタの選択を他系に切り替え
る切替命令を出力する切替制御手段とを備えたことを特
徴とする短瞬断切替回路。 - 【請求項2】 請求項1に記載の短瞬断切替回路におい
て、 現用系と予備系の伝送路から受信したセルをそれぞれ一
時蓄積するバッファと、 現用系と予備系の伝送路から同一のセルの到着時間差を
測定し、前記バッファ量を制御して到着時間差を吸収す
るセル比較制御部とを備えたことを特徴とする短瞬断切
替回路。 - 【請求項3】 同一のATMセル系列が伝送されている
現用系と予備系の二重化された伝送路からそれぞれセル
を受信し、切替命令に応じてその一方を選択するセレク
タを備えた切替回路において、 前記各伝送路から受信したセルのHEC誤りを検出する
HEC誤り検出部と、 前記HEC誤り検出部と前記セレクタとの間に配置さ
れ、その間を通過するセルに所定の遅延を与える遅延付
与部と、 前記セレクタが選択している系の伝送路から受信したセ
ルにHEC誤りがN回(Nは2以上の整数)連続して検
出されたときに、前記セレクタの選択を他系に切り替え
る切替命令を出力する切替制御手段とを備えたことを特
徴とする無瞬断切替回路。 - 【請求項4】 請求項3に記載の短瞬断切替回路におい
て、 現用系と予備系の伝送路から受信したセルをそれぞれ一
時蓄積するバッファと、 現用系と予備系の伝送路から同一のセルの到着時間差を
測定し、前記バッファ量を制御して到着時間差を吸収す
るセル比較制御部とを備えたことを特徴とする短瞬断切
替回路。 【0001】
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5020195A JP3250778B2 (ja) | 1995-03-09 | 1995-03-09 | 短瞬断切替回路および無瞬断切替回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5020195A JP3250778B2 (ja) | 1995-03-09 | 1995-03-09 | 短瞬断切替回路および無瞬断切替回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08251184A JPH08251184A (ja) | 1996-09-27 |
JP3250778B2 true JP3250778B2 (ja) | 2002-01-28 |
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ID=12852520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5020195A Expired - Lifetime JP3250778B2 (ja) | 1995-03-09 | 1995-03-09 | 短瞬断切替回路および無瞬断切替回路 |
Country Status (1)
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1995
- 1995-03-09 JP JP5020195A patent/JP3250778B2/ja not_active Expired - Lifetime
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Title |
---|
1995信学春季大会 B−895 |
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