JPH0563805A - タイムスロツト入替機能診断回路 - Google Patents
タイムスロツト入替機能診断回路Info
- Publication number
- JPH0563805A JPH0563805A JP3250284A JP25028491A JPH0563805A JP H0563805 A JPH0563805 A JP H0563805A JP 3250284 A JP3250284 A JP 3250284A JP 25028491 A JP25028491 A JP 25028491A JP H0563805 A JPH0563805 A JP H0563805A
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- JP
- Japan
- Prior art keywords
- circuit
- address
- test pattern
- time slot
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Monitoring And Testing Of Exchanges (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 ディジタル通信装置に組み込まれるタイムス
ロット入替回路を監視する機能として、全タイムスロッ
トを監視すること。 【構成】 タイムスロット入替回路の他に、試験パター
ン発生回路１０２、チェック回路１２１及びパターン挿
入、抽出回路１０５，１１９及び試験アドレス発生回路
１２３，１２７及びアドレス置換回路１２５，１３０に
より構成される。 【効果】 タイムスロット入替機能を全タイムスロット
に対してオンラインで監視でき、万一障害の際には、予
備タイムスロットへ迂回してサービスを継続できる効果
がある。
ロット入替回路を監視する機能として、全タイムスロッ
トを監視すること。 【構成】 タイムスロット入替回路の他に、試験パター
ン発生回路１０２、チェック回路１２１及びパターン挿
入、抽出回路１０５，１１９及び試験アドレス発生回路
１２３，１２７及びアドレス置換回路１２５，１３０に
より構成される。 【効果】 タイムスロット入替機能を全タイムスロット
に対してオンラインで監視でき、万一障害の際には、予
備タイムスロットへ迂回してサービスを継続できる効果
がある。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信装置に関
し、特にその装置内に組み込まれ各種メディアを時間軸
上で互いに入れ替えるタイムスロット入替回路に関する
ものである。
し、特にその装置内に組み込まれ各種メディアを時間軸
上で互いに入れ替えるタイムスロット入替回路に関する
ものである。
【０００２】
【従来の技術】従来、この種のタイムスロット入替回路
の動作の監視はそれを構成するデータメモリ及びアドレ
ス制御メモリの動作を監視するため特定タイムスロット
をパスの監視用として専用的に割り当て、常時監視デー
タを通しながらチェックするという方法をとっていた。
の動作の監視はそれを構成するデータメモリ及びアドレ
ス制御メモリの動作を監視するため特定タイムスロット
をパスの監視用として専用的に割り当て、常時監視デー
タを通しながらチェックするという方法をとっていた。
【０００３】図３は従来のタイムスロット入替回路の構
成例のブロック図である。同図において選択回路２０５
は主信号２０１と試験パターン２０３を選択する回路
で、切り替え制御信号２０４により制御される。パス監
視用タイムスロットのみ試験パターン発生回路２０２に
より発生した試験パターン２０３を選択し、それ以外は
主信号２０１を選択する。図４は従来のタイムスロット
入換回路の動作のタイムチャートである。試験パターン
２０３はタイムスロットに書き込まれ、タイムスロット
から読み出されラッチ回路２１９、試験パターンチェッ
ク回路２２１によりチェックされる。つまりこの動作は
図４で単位フレーム入力データ２０６、書き込みアドレ
ス２０８によりデータメモリ２１１，２１３に書き込
み、読み出しアドレス２１０によって読み出しタイムス
ロット入替された出力データ２１２，２１４がデータ出
力２１７となりラッチデータ２２０としてチェック回路
２２１に入力するチャートである。このように、タイム
スロットでは、書き込み、読み出しアドレスとも規定の
タイムスロットで指定され、このタイムスロットのみが
常時監視の対象となる。
成例のブロック図である。同図において選択回路２０５
は主信号２０１と試験パターン２０３を選択する回路
で、切り替え制御信号２０４により制御される。パス監
視用タイムスロットのみ試験パターン発生回路２０２に
より発生した試験パターン２０３を選択し、それ以外は
主信号２０１を選択する。図４は従来のタイムスロット
入換回路の動作のタイムチャートである。試験パターン
２０３はタイムスロットに書き込まれ、タイムスロット
から読み出されラッチ回路２１９、試験パターンチェッ
ク回路２２１によりチェックされる。つまりこの動作は
図４で単位フレーム入力データ２０６、書き込みアドレ
ス２０８によりデータメモリ２１１，２１３に書き込
み、読み出しアドレス２１０によって読み出しタイムス
ロット入替された出力データ２１２，２１４がデータ出
力２１７となりラッチデータ２２０としてチェック回路
２２１に入力するチャートである。このように、タイム
スロットでは、書き込み、読み出しアドレスとも規定の
タイムスロットで指定され、このタイムスロットのみが
常時監視の対象となる。
【０００４】
【発明が解決しようとする課題】この従来の監視方式で
はこのタイムスロット入替機能のごく一部のタイムスロ
ットに対するものであるため、主信号のパスのみが壊れ
る様な故障は検出する事が出来ないという課題があっ
た。
はこのタイムスロット入替機能のごく一部のタイムスロ
ットに対するものであるため、主信号のパスのみが壊れ
る様な故障は検出する事が出来ないという課題があっ
た。
【０００５】本発明は上述の課題を解消するためになさ
れたものであり、書き込み、読み出しアドレスを試験ア
ドレスと入れ換えるアドレス置換方式によって全タイム
スロットを監視できるタイムスロット入替機能診断回路
を提供することを目的としている。
れたものであり、書き込み、読み出しアドレスを試験ア
ドレスと入れ換えるアドレス置換方式によって全タイム
スロットを監視できるタイムスロット入替機能診断回路
を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明のタイムスロット
入替機能診断回路は、ディジタル通信装置のタイムスロ
ット入替回路において、試験パターンを発生する試験パ
ターン発生回路と、前記試験パターン発生回路からの試
験パターンをパターン切替制御信号によって選択する試
験パターン挿入回路と、出力データからクロック信号に
よって前記試験パターンを抽出する試験パターン抽出回
路と、前記試験パターン抽出回路によって抽出された試
験パターンをチェックする試験パターンチェック回路
と、前記試験パターンチェック回路から渡される制御信
号によって制御される試験アドレス発生回路と、データ
メモリの書き込みアドレスおよび読み出しアドレスを前
記試験アドレス発生回路から渡される試験アドレスと入
れ替えるアドレス置換回路を有する。
入替機能診断回路は、ディジタル通信装置のタイムスロ
ット入替回路において、試験パターンを発生する試験パ
ターン発生回路と、前記試験パターン発生回路からの試
験パターンをパターン切替制御信号によって選択する試
験パターン挿入回路と、出力データからクロック信号に
よって前記試験パターンを抽出する試験パターン抽出回
路と、前記試験パターン抽出回路によって抽出された試
験パターンをチェックする試験パターンチェック回路
と、前記試験パターンチェック回路から渡される制御信
号によって制御される試験アドレス発生回路と、データ
メモリの書き込みアドレスおよび読み出しアドレスを前
記試験アドレス発生回路から渡される試験アドレスと入
れ替えるアドレス置換回路を有する。
【０００７】
【作用】上記の構成によれば本発明のタイムスロット入
替機能診断回路においては、試験パターンチェック回路
からの制御信号によってカウンタ回路で発生する試験ア
ドレスと書き出しアドレスからアドレス置換回路が書き
出しアドレスを変換し、試験アドレスと指定クロックお
よび読み出しアドレスからアドレス置換回路が読み出し
アドレスを変換してアドレスを入れ換えるので、全タイ
ムスロットに亙り監視することができる。
替機能診断回路においては、試験パターンチェック回路
からの制御信号によってカウンタ回路で発生する試験ア
ドレスと書き出しアドレスからアドレス置換回路が書き
出しアドレスを変換し、試験アドレスと指定クロックお
よび読み出しアドレスからアドレス置換回路が読み出し
アドレスを変換してアドレスを入れ換えるので、全タイ
ムスロットに亙り監視することができる。
【０００８】
【実施例】以下、本発明の一実施例について図を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例であるタイムスロ
ット入替機能診断回路のブロック図である。
ット入替機能診断回路のブロック図である。
【００１０】図においては、１０１は入力主信号、１０
２は試験パターン発生回路、１０３は試験パターン発生
回路で発生される試験パターン、１０５は主信号１０１
と試験パターン１０３の挿入を切り替える選択回路、１
０４は選択回路１０５のＳ入力に入力される入力切り替
え制御信号、１０６は入力データ、１０７は書き込みア
ドレス用のカウンタ回路、１０８はカウンタ１０７から
指定する書き込みアドレス、１０９は読み出し回路のア
ドレス制御メモリ、１１０はアドレス制御メモリ１０９
から指定する読み出しアドレス、１１１はデータメモリ
（１）、１１２はデータメモリ（１）からの出力デー
タ、１１３はデータメモリ（２）、１１４はデータメモ
リ（２）からの出力データ、１１６はメモリデータ出力
側の選択回路、１１５は選択回路用の切り替え制御信
号、１１７はタイムスロット入替回路の出力データ、１
１８はパターン抽出ラッチ用のクロック、１１９はクロ
ック１１８によりパターンをラッチ抽出するラッチ回
路、１２０はラッチ出力データ、１２１は試験パターン
チェック回路、１２３は試験アドレス発生制御用のカウ
ンタ回路、１２２はパターンチェック回路１２１からカ
ウンタ１２３を制御する信号、１２４はカウンタ１２３
から発生する試験アドレス、１２５は書き込みアドレス
１０８と試験アドレス１２４によるアドレス置換回路、
１２６はアドレス置換回路１２５で発生する置換書き込
みアドレス、１２７は読み出し回路のラッチ回路、１２
８はラッチ回路１２７に入力してカウンタ１２３のアド
レス信号と読み出しアドレスのタイミングを発生させる
クロック、１２９はラッチ回路１２７から出力するラッ
チ試験アドレス、１３０は読み出しアドレス１１０とラ
ッチ試験アドレスによるアドレス置換回路、１３１はア
ドレス置換回路で発生する置換読み出しアドレスであ
る。
２は試験パターン発生回路、１０３は試験パターン発生
回路で発生される試験パターン、１０５は主信号１０１
と試験パターン１０３の挿入を切り替える選択回路、１
０４は選択回路１０５のＳ入力に入力される入力切り替
え制御信号、１０６は入力データ、１０７は書き込みア
ドレス用のカウンタ回路、１０８はカウンタ１０７から
指定する書き込みアドレス、１０９は読み出し回路のア
ドレス制御メモリ、１１０はアドレス制御メモリ１０９
から指定する読み出しアドレス、１１１はデータメモリ
（１）、１１２はデータメモリ（１）からの出力デー
タ、１１３はデータメモリ（２）、１１４はデータメモ
リ（２）からの出力データ、１１６はメモリデータ出力
側の選択回路、１１５は選択回路用の切り替え制御信
号、１１７はタイムスロット入替回路の出力データ、１
１８はパターン抽出ラッチ用のクロック、１１９はクロ
ック１１８によりパターンをラッチ抽出するラッチ回
路、１２０はラッチ出力データ、１２１は試験パターン
チェック回路、１２３は試験アドレス発生制御用のカウ
ンタ回路、１２２はパターンチェック回路１２１からカ
ウンタ１２３を制御する信号、１２４はカウンタ１２３
から発生する試験アドレス、１２５は書き込みアドレス
１０８と試験アドレス１２４によるアドレス置換回路、
１２６はアドレス置換回路１２５で発生する置換書き込
みアドレス、１２７は読み出し回路のラッチ回路、１２
８はラッチ回路１２７に入力してカウンタ１２３のアド
レス信号と読み出しアドレスのタイミングを発生させる
クロック、１２９はラッチ回路１２７から出力するラッ
チ試験アドレス、１３０は読み出しアドレス１１０とラ
ッチ試験アドレスによるアドレス置換回路、１３１はア
ドレス置換回路で発生する置換読み出しアドレスであ
る。
【００１１】図２は、本発明の一実施例であるタイムス
ロット入替機能診断回路の動作タイムチャートである。
ロット入替機能診断回路の動作タイムチャートである。
【００１２】つぎに以上のように構成された本実施例の
動作を図１、図２を参照して説明する。
動作を図１、図２を参照して説明する。
【００１３】カウンタ回路１２３は試験パターンチェッ
ク回路１２１の制御信号１２２に対応した試験アドレス
１２４を発生する。一方アドレス置換回路１２５はカウ
ンタ回路１０７から渡される書き込みアドレス１０８と
試験アドレス１２４のＡＮＤにより一致した場合は予備
アドレスをデータメモリ（１）１１１とデータメモリ
（２）１１３に渡し、予備アドレスと一致した場合は試
験アドレス１２４をデータメモリ（１）１１１とデータ
メモリ（２）１１３に渡して書き込みアドレスとして置
換書き込みアドレス１２６による書き込みがセットされ
ることになる。
ク回路１２１の制御信号１２２に対応した試験アドレス
１２４を発生する。一方アドレス置換回路１２５はカウ
ンタ回路１０７から渡される書き込みアドレス１０８と
試験アドレス１２４のＡＮＤにより一致した場合は予備
アドレスをデータメモリ（１）１１１とデータメモリ
（２）１１３に渡し、予備アドレスと一致した場合は試
験アドレス１２４をデータメモリ（１）１１１とデータ
メモリ（２）１１３に渡して書き込みアドレスとして置
換書き込みアドレス１２６による書き込みがセットされ
ることになる。
【００１４】また、それ以外の場合は例えば試験パター
ン用のアドレスとして書き込みアドレス１０８がそのま
まデータメモリ（１）１１１とデータメモリ（２）１１
３に渡される。
ン用のアドレスとして書き込みアドレス１０８がそのま
まデータメモリ（１）１１１とデータメモリ（２）１１
３に渡される。
【００１５】一方読み出し回路は、アドレス置換回路１
３０がアドレス制御メモリ１０９から渡される読み出し
アドレス１１０がラッチ試験アドレス１２９と一致した
場合は予備アドレスをデータメモリ（１）１１１とデー
タメモリ（２）１１３に渡し、予備アドレスと一致した
場合はラッチ試験アドレス１２９をデータメモリ（１）
１１１とデータメモリ（２）１１３に渡して、読み出し
アドレスとして置換読み出しアドレス１３１による読み
出しがセットされたことになる。
３０がアドレス制御メモリ１０９から渡される読み出し
アドレス１１０がラッチ試験アドレス１２９と一致した
場合は予備アドレスをデータメモリ（１）１１１とデー
タメモリ（２）１１３に渡し、予備アドレスと一致した
場合はラッチ試験アドレス１２９をデータメモリ（１）
１１１とデータメモリ（２）１１３に渡して、読み出し
アドレスとして置換読み出しアドレス１３１による読み
出しがセットされたことになる。
【００１６】また、それ以外の場合は試験パターン用の
読み出しアドレス１１０がデータメモリ（１），（２）
１１１，１１３に渡される。
読み出しアドレス１１０がデータメモリ（１），（２）
１１１，１１３に渡される。
【００１７】この間の状態を図２の上でみてみると、書
き込みアドレス１０８と試験アドレス１２４からアドレ
ス置換のための置換書き込みアドレス１２６が発生す
る。
き込みアドレス１０８と試験アドレス１２４からアドレ
ス置換のための置換書き込みアドレス１２６が発生す
る。
【００１８】一方読み出しアドレス１１０とラッチ試験
アドレス１２９から置換読み出しアドレス１３１が発生
する。
アドレス１２９から置換読み出しアドレス１３１が発生
する。
【００１９】 入力データ１０６、単位フレーム“ＡＢＣＴ” 書き込みアドレス１０８ “１２３４” 置換書き込みアドレス１２６ “４２３１” 読み出しアドレス１１０ “２３４１” ラッチ試験アドレス１２９ “ ４ ” 置換読み出しアドレス１３１ “２３１４” メモリ出力データ１１２ “ＢＣＡＴ” メモリ出力データ１１４ “ＢＣＡＴ” から、単位フレームの頭では置換書き込みアドレス１２
６は“４２３１”であるから入力データ１０６の単位フ
レーム“ＡＢＣＴ”から“ＴＢＣＡ”となる。
６は“４２３１”であるから入力データ１０６の単位フ
レーム“ＡＢＣＴ”から“ＴＢＣＡ”となる。
【００２０】一方対する置換読み出しアドレス１３１に
おいては“２３１４”であるから“ＴＢＣＡ”に対する
“２３１４”は“ＢＣＡＴ”となり、同様に次のフレー
ムの場合も置換書き込みアドレス１２６の“１４３２”
は“ＡＴＣＢ”となりそれに対する置換読み出しアドレ
ス１３１は“４３１２”であり“ＢＣＡＴ”となる。
おいては“２３１４”であるから“ＴＢＣＡ”に対する
“２３１４”は“ＢＣＡＴ”となり、同様に次のフレー
ムの場合も置換書き込みアドレス１２６の“１４３２”
は“ＡＴＣＢ”となりそれに対する置換読み出しアドレ
ス１３１は“４３１２”であり“ＢＣＡＴ”となる。
【００２１】この様な置換アドレス操作によって、試験
パターンは試験アドレスで指定されるタイムスロットを
通り、前のタイムスロットを通るはずだった主信号１０
１は置換アドレスによる予備アドレスで指定されるタイ
ムスロットを通ることになる。
パターンは試験アドレスで指定されるタイムスロットを
通り、前のタイムスロットを通るはずだった主信号１０
１は置換アドレスによる予備アドレスで指定されるタイ
ムスロットを通ることになる。
【００２２】こうして試験アドレス１２４は試験パター
ンチェック回路１２１の制御により順番に全てのアドレ
スの値をとるため、全てのタイムスロットを試験パター
ンが通ることになる。
ンチェック回路１２１の制御により順番に全てのアドレ
スの値をとるため、全てのタイムスロットを試験パター
ンが通ることになる。
【００２３】このように出力されるパタンデータは、試
験パターンチェック回路１２１でチェックされ、図２の
ラッチ出力データ１２０、カウンタ制御信号１２２に示
すようにチェック結果Ｘで示されるＮＧがあった場合、
試験パターンチェック回路１２１はカウンタ制御信号１
２２によってカウンタ回路１２３を止め主信号１０１が
予備のタイムスロットを、試験パターンが被試験タイム
スロットを通るように保持して事故対策を行なうもので
ある。
験パターンチェック回路１２１でチェックされ、図２の
ラッチ出力データ１２０、カウンタ制御信号１２２に示
すようにチェック結果Ｘで示されるＮＧがあった場合、
試験パターンチェック回路１２１はカウンタ制御信号１
２２によってカウンタ回路１２３を止め主信号１０１が
予備のタイムスロットを、試験パターンが被試験タイム
スロットを通るように保持して事故対策を行なうもので
ある。
【００２４】
【発明の効果】以上説明したように、本発明のタイムス
ロット入替機能診断回路は、試験アドレスを発生させる
試験アドレス発生回路と、書き込みアドレス及び読み出
しアドレスを試験アドレスと入れ替えるアドレス置換回
路とを有することにより、全てのアドレスに対応するタ
イムスロットを監視することができ、更に試験パターン
チェック回路による判定結果がＮＧであった場合、試験
アドレス発生回路を止めることにより故障したタイムス
ロットを通るはずだった主信号を予備のタイムスロット
へ迂回させ、通信を継続させることができる効果があ
る。ック方式の構成図である。
ロット入替機能診断回路は、試験アドレスを発生させる
試験アドレス発生回路と、書き込みアドレス及び読み出
しアドレスを試験アドレスと入れ替えるアドレス置換回
路とを有することにより、全てのアドレスに対応するタ
イムスロットを監視することができ、更に試験パターン
チェック回路による判定結果がＮＧであった場合、試験
アドレス発生回路を止めることにより故障したタイムス
ロットを通るはずだった主信号を予備のタイムスロット
へ迂回させ、通信を継続させることができる効果があ
る。ック方式の構成図である。
【図１】本発明の一実施例であるタイムスロット入替機
能診断回路のブロック図である。
能診断回路のブロック図である。
【図２】本発明のタイムスロット入替機能診断回路の動
作タイムチャートである。
作タイムチャートである。
【図３】従来のタイムスロット入替回路のブロック図で
ある。
ある。
【図４】従来のタイムスロット入替回路の動作タイムチ
ャートである。
ャートである。
１０１ 主信号 １０２ 試験パターン発生回路 １０３ 試験パターン １０４，１１５ 切り替え制御信号 １０５，１１６ 選択回路 １０６ 入力データ １０７，１２３ カウンタ回路 １０８ 書き込みアドレス １０９ アドレス制御メモリ １１０ 読み出しアドレス １１１ データメモリ（１） １１３ データメモリ（２） １１２ データメモリ（１）出力データ １１４ データメモリ（２）出力データ １１７ 出力データ １１８，１２８ クロック １１９，１２７ ラッチ回路 １２０ ラッチ出力データ １２１ 試験パターンチェック回路 １２２ カウンタ制御信号 １２４ 試験アドレス １２５，１３０ アドレス置換回路 １２６ 置換書き込みアドレス １２９ ラッチ試験アドレス １３１ 置換読み出しアドレス
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 11/04
Claims (1)
- 【請求項１】 ディジタル通信装置のタイムスロット入
替回路において、試験パターンを発生する試験パターン
発生回路と、前記試験パターン発生回路からの試験パタ
ーンをパターン切替制御信号によって選択する試験パタ
ーン挿入回路と、出力データからクロック信号によって
前記試験パターンを抽出する試験パターン抽出回路と、
前記試験パターン抽出回路によって抽出された試験パタ
ーンをチェックする試験パターンチェック回路と、前記
試験パターンチェック回路から渡される制御信号によっ
て制御される試験アドレス発生回路と、データメモリの
書き込みアドレスおよび読み出しアドレスを前記試験ア
ドレス発生回路から渡される試験アドレスと入れ替える
アドレス置換回路とを有することを特徴とするタイムス
ロット入替機能診断回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250284A JPH0563805A (ja) | 1991-09-04 | 1991-09-04 | タイムスロツト入替機能診断回路 |
| US07/879,615 US5349578A (en) | 1991-05-10 | 1992-05-07 | Time slot switching function diagnostic system |
| CA002068276A CA2068276C (en) | 1991-05-10 | 1992-05-08 | Time slot switching function diagnostic system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250284A JPH0563805A (ja) | 1991-09-04 | 1991-09-04 | タイムスロツト入替機能診断回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563805A true JPH0563805A (ja) | 1993-03-12 |
Family
ID=17205616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250284A Pending JPH0563805A (ja) | 1991-05-10 | 1991-09-04 | タイムスロツト入替機能診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563805A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047943A1 (fr) * | 1996-06-14 | 1997-12-18 | Kabushiki Kaisya Saginomiya Seisakusyo | Dispositif pour controler l'alignement des roues et controle de l'alignement des roues |
| JP2004328752A (ja) * | 2003-04-28 | 2004-11-18 | Alcatel Ip Networks Inc | Ｏａｍ機能を可能にするアドレスの挿入 |
-
1991
- 1991-09-04 JP JP3250284A patent/JPH0563805A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047943A1 (fr) * | 1996-06-14 | 1997-12-18 | Kabushiki Kaisya Saginomiya Seisakusyo | Dispositif pour controler l'alignement des roues et controle de l'alignement des roues |
| US6412183B1 (en) | 1996-06-14 | 2002-07-02 | Kabushiki Kaisha Saginomiya Seisakusho | Wheel alignment measuring instrument and wheel alignment measuring |
| JP2004328752A (ja) * | 2003-04-28 | 2004-11-18 | Alcatel Ip Networks Inc | Ｏａｍ機能を可能にするアドレスの挿入 |
| JP4567367B2 (ja) * | 2003-04-28 | 2010-10-20 | アルカテル・アイ・ピー・ネツトワークス・インコーポレイテツド | Ｏａｍ機能を可能にするアドレスの挿入 |
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