JPH03147162A - 交代メモリーへの自動切替え方式 - Google Patents
交代メモリーへの自動切替え方式Info
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- JPH03147162A JPH03147162A JP1286258A JP28625889A JPH03147162A JP H03147162 A JPH03147162 A JP H03147162A JP 1286258 A JP1286258 A JP 1286258A JP 28625889 A JP28625889 A JP 28625889A JP H03147162 A JPH03147162 A JP H03147162A
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- Japan
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 111
- 230000002950 deficient Effects 0.000 claims abstract description 64
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 8
- 230000007547 defect Effects 0.000 claims 1
- 238000011835 investigation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000008439 repair process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交代メモリーへの自動切替え方式に関し、特に
メモリーにエラーが発生したときに番地単位で行う自動
切替え方式に関する。
メモリーにエラーが発生したときに番地単位で行う自動
切替え方式に関する。
メモリーの障害は記憶素子のビット反転等、記憶素子の
異常による故障が主な原因であるが、従来、メモリーの
障害発生時には、障害の再発防止あるいは固定障害への
発展を防止するため、ユーザの業務終了後、不良個所の
部品（例えば、回路パッケージ等）を交換することが一
般的である。また、メモリーが完全に故障した場合は、
故障したメモリーモジュールを切り放して縮３ＬＡ運転
を行うか、あるいはシステムを停止させて修理をする必
要があった。
異常による故障が主な原因であるが、従来、メモリーの
障害発生時には、障害の再発防止あるいは固定障害への
発展を防止するため、ユーザの業務終了後、不良個所の
部品（例えば、回路パッケージ等）を交換することが一
般的である。また、メモリーが完全に故障した場合は、
故障したメモリーモジュールを切り放して縮３ＬＡ運転
を行うか、あるいはシステムを停止させて修理をする必
要があった。
上述した従来のメモリーの障害においては、■修理のた
めの保守工数が増加する。■高額な部品を交換するため
部品費が嵩む。■高額な部品を多数配備しておく必要が
ある。■ユーザにシステムの信即性に対する不安を持た
せる要因となる等の欠点がある。
めの保守工数が増加する。■高額な部品を交換するため
部品費が嵩む。■高額な部品を多数配備しておく必要が
ある。■ユーザにシステムの信即性に対する不安を持た
せる要因となる等の欠点がある。
本発明は、メモリーのエラー発生時に不良個所を切り解
して予備のメモリーへ切替える交代メモリーへの自動切
替え方式において、複数のメモリーと前記メモリーの交
代メモリーを有するメモリー手段と、前記メモリーにエ
ラーが発生したとき、そのアドレスを記憶する複数の不
良アドレスメモリーを有する不良アドレスメモリー手段
と、前記不良アドレスメモリーの選択を制御する不良ア
ドレスメモリー選択手段と、不良アドレスの検出を行う
不良アドレス一致検出部と前記メモリーから前記交代メ
モリーへ切替えを行う交代メモリー切替部を有する不良
検出・切替え手段とを備え、前記不良検出・切替え手段
は既に前記不良アドレスメモリー手段に登録されている
前記不良アドレスがアクセスされて一致を検出したとき
、前記メモリーから前記交代メモリーに切替えを行うこ
とを特徴とする。
して予備のメモリーへ切替える交代メモリーへの自動切
替え方式において、複数のメモリーと前記メモリーの交
代メモリーを有するメモリー手段と、前記メモリーにエ
ラーが発生したとき、そのアドレスを記憶する複数の不
良アドレスメモリーを有する不良アドレスメモリー手段
と、前記不良アドレスメモリーの選択を制御する不良ア
ドレスメモリー選択手段と、不良アドレスの検出を行う
不良アドレス一致検出部と前記メモリーから前記交代メ
モリーへ切替えを行う交代メモリー切替部を有する不良
検出・切替え手段とを備え、前記不良検出・切替え手段
は既に前記不良アドレスメモリー手段に登録されている
前記不良アドレスがアクセスされて一致を検出したとき
、前記メモリーから前記交代メモリーに切替えを行うこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の交代メモリーへの自動切替え方式を実
現するためのブロック図である。第１図において、本発
明の要部回路は、アドレス信号から所定のメモリーのア
ドレスを出力するアドレスデコーダ１５と、複数のメモ
リー１２ａ及びメモリー１２ａの予備のメモリーである
交代メモリー１２ｂを有するメモリ一部２と、メモリー
１２ａから読み出されたリード出力ｄをチエツクするデ
ータチエ・ツク回路２１と、メモリー１２ａにエラーが
発生したとき、そのアドレスを記憶するための複数の不
良アドレス記憶回路１１ａ・ｌｌｂを有する不良アドレ
ス記憶部１と、不良アドレス記憶回路１１ａ・１．１ｂ
の選択を制御するためのカウンター１３及びデコーダ１
４を有する不良アドレス記憶部選択カウンタ一部３と、
不良アドレスの検出を行うためのアンドゲート回路１６
ａ ＝ １６ｂ −１７ａ −１７ｂ −１８ａ ・１
８ｂで構成された不良アドレス一致検出回路部４と、交
代メモリー１２ｂへ切替えを行うノアゲート回路１９に
よる交代メモリー切替回路部５からなっている。また、
遅延回路２２・２３・２４は各回路動作のタイミングを
合わせるために用いられている。
現するためのブロック図である。第１図において、本発
明の要部回路は、アドレス信号から所定のメモリーのア
ドレスを出力するアドレスデコーダ１５と、複数のメモ
リー１２ａ及びメモリー１２ａの予備のメモリーである
交代メモリー１２ｂを有するメモリ一部２と、メモリー
１２ａから読み出されたリード出力ｄをチエツクするデ
ータチエ・ツク回路２１と、メモリー１２ａにエラーが
発生したとき、そのアドレスを記憶するための複数の不
良アドレス記憶回路１１ａ・ｌｌｂを有する不良アドレ
ス記憶部１と、不良アドレス記憶回路１１ａ・１．１ｂ
の選択を制御するためのカウンター１３及びデコーダ１
４を有する不良アドレス記憶部選択カウンタ一部３と、
不良アドレスの検出を行うためのアンドゲート回路１６
ａ ＝ １６ｂ −１７ａ −１７ｂ −１８ａ ・１
８ｂで構成された不良アドレス一致検出回路部４と、交
代メモリー１２ｂへ切替えを行うノアゲート回路１９に
よる交代メモリー切替回路部５からなっている。また、
遅延回路２２・２３・２４は各回路動作のタイミングを
合わせるために用いられている。
続いて、本発明の動作について説明する。
第２図は過去にエラーの発生した番地にアクセスを行っ
た場合における要部回路のタイムチャートである。第２
図において、図中に示す符号は第１図の符号にそれぞれ
対応している。まず、不良アドレス記憶部選択カウンタ
一部３のカウンター１３のリセット端子にリセット信号
りを入力して、リセットを行った後、アドレスデコーダ
１５には上位回路（図示せず）よりアドレス信号ａ及び
アドレス同期タイミング信号Ｃが入力される。メモリ一
部２のメモリー１２ａにはアドレスデコーダ１５の出力
及び上位回路よりリードタイミング信号すが入力され、
所定のメモリー領域からリード出力ｄが読み出される。
た場合における要部回路のタイムチャートである。第２
図において、図中に示す符号は第１図の符号にそれぞれ
対応している。まず、不良アドレス記憶部選択カウンタ
一部３のカウンター１３のリセット端子にリセット信号
りを入力して、リセットを行った後、アドレスデコーダ
１５には上位回路（図示せず）よりアドレス信号ａ及び
アドレス同期タイミング信号Ｃが入力される。メモリ一
部２のメモリー１２ａにはアドレスデコーダ１５の出力
及び上位回路よりリードタイミング信号すが入力され、
所定のメモリー領域からリード出力ｄが読み出される。
そしてリード出力ｄはデータチエツク回路２１によって
リードデータ中のエラーの有無がチエツクされる。この
とき、データチエツク回路２１はリードタイミング信号
すがら遅延回路２２を介して送出されるリードデータチ
エツクタイミング信号ｂｏによって同期がとられる。
リードデータ中のエラーの有無がチエツクされる。この
とき、データチエツク回路２１はリードタイミング信号
すがら遅延回路２２を介して送出されるリードデータチ
エツクタイミング信号ｂｏによって同期がとられる。
そして、エラー発生時にはデータチエツク回路２１の出
力信号ｅを利用して不良のアドレスメモリー、例えば、
不良アドレスメモリー１１ａのライトゲートｆを開き、
また、カウンター１３は遅延図＃！２４を介してデータ
チエツク回路２１がら送出された信号ｇにより計数を行
う。このカウンターＩ３の出力はデコーダ１４によって
不良アドレス記憶部１゜の不良アドレスメモリーＤｏ〜
Ｄｎの中から所定の不良アドレスメモリーが選択される
と共に、メモリーアドレス信号ａを入力して不良のアド
レスを記憶する。これらの各不良アドレスメモリーには
それぞれラッチ回路を有しており、不良アドレスが記憶
されると、そのアドレスに対応する出力端子から信号ｊ
が常時送出したままとなる。なお、不良アドレス記憶部
１はシステムの電源を切断しても格納された記憶内容が
クリアされないように、バックアップ電源（図示せず）
が設けられている。ここで、メモリーアクセスがあると
アドレス信号ａは不良アドレス一致検出回路部４のアン
ドゲート回路１６ａ・１６ｂ・１７ａ・１７ｂの入力端
子に入り、更に、アンドゲート回路１８ａ・１８ｂによ
って全ての不良アドレス記憶部１に登録されている不良
アドレスと比較される。このとき、アンドゲート回路１
８ａ・１８ｂはアドレス同期タイミング信号Ｃから遅延
回路２３を介して送出されるアドレス一致チエツクタイ
ミング信号ＣＤによって同期がとられる。そして、一致
が取れた場合、すなわち、そのアドレスに既にエラーが
発生している場合は、交代メモリー切替回路部５のノア
ゲート回路１つにより、アドレスデコーダ１５の出力を
切り離すと共に、不良アドレス一致検出回路部４から送
出された信号を交代メモリー１２ｂへ入力し、メモリー
１２ｂへの切替えを行う。一方、一致が取れない場合、
すなわち、エラーが発生していない場合は、アドレスデ
コーダ１５の出力信号がメモリ一部２のメモリー１２ａ
に送出され、通常のメモリーアクセスを行う。
力信号ｅを利用して不良のアドレスメモリー、例えば、
不良アドレスメモリー１１ａのライトゲートｆを開き、
また、カウンター１３は遅延図＃！２４を介してデータ
チエツク回路２１がら送出された信号ｇにより計数を行
う。このカウンターＩ３の出力はデコーダ１４によって
不良アドレス記憶部１゜の不良アドレスメモリーＤｏ〜
Ｄｎの中から所定の不良アドレスメモリーが選択される
と共に、メモリーアドレス信号ａを入力して不良のアド
レスを記憶する。これらの各不良アドレスメモリーには
それぞれラッチ回路を有しており、不良アドレスが記憶
されると、そのアドレスに対応する出力端子から信号ｊ
が常時送出したままとなる。なお、不良アドレス記憶部
１はシステムの電源を切断しても格納された記憶内容が
クリアされないように、バックアップ電源（図示せず）
が設けられている。ここで、メモリーアクセスがあると
アドレス信号ａは不良アドレス一致検出回路部４のアン
ドゲート回路１６ａ・１６ｂ・１７ａ・１７ｂの入力端
子に入り、更に、アンドゲート回路１８ａ・１８ｂによ
って全ての不良アドレス記憶部１に登録されている不良
アドレスと比較される。このとき、アンドゲート回路１
８ａ・１８ｂはアドレス同期タイミング信号Ｃから遅延
回路２３を介して送出されるアドレス一致チエツクタイ
ミング信号ＣＤによって同期がとられる。そして、一致
が取れた場合、すなわち、そのアドレスに既にエラーが
発生している場合は、交代メモリー切替回路部５のノア
ゲート回路１つにより、アドレスデコーダ１５の出力を
切り離すと共に、不良アドレス一致検出回路部４から送
出された信号を交代メモリー１２ｂへ入力し、メモリー
１２ｂへの切替えを行う。一方、一致が取れない場合、
すなわち、エラーが発生していない場合は、アドレスデ
コーダ１５の出力信号がメモリ一部２のメモリー１２ａ
に送出され、通常のメモリーアクセスを行う。
ここで、具体的な例として説明すると、例えば、°“１
００番地′°でエラーが発生した場合、不良アドレス記
憶部選択カウンタ一部３が作動し、そのアドレスは不良
アドレス記憶部１の０番目の回路°“Ｄｅ 、すなわち
、不良アドレス記憶回路１１ａに゛１００番地″と記憶
される。以降、”″１００番地″に対してメモリーアク
セスがあると、アドレス信号ａは不良アドレス一致検出
回路部４のアンドゲート回路１６ａ・１７ａの入力端子
ｉに入り、更に、その出力がアンドゲート回路１８ａに
入って不良アドレス記憶回路１１ａの不良アドレスを示
す出力信号ｊと比較される。この場合には、不良アドレ
ス一致検出信号ｋ。が“１゛′になる。これにより、ア
ドレスデコーダ１５がら出力された正規のアドレスデコ
ーダ信号をノアゲート回路１９の出力信号９により、ア
ンドゲート回路２０ａ・２０ｂで不良のメモリー１２ａ
を切り離す。
００番地′°でエラーが発生した場合、不良アドレス記
憶部選択カウンタ一部３が作動し、そのアドレスは不良
アドレス記憶部１の０番目の回路°“Ｄｅ 、すなわち
、不良アドレス記憶回路１１ａに゛１００番地″と記憶
される。以降、”″１００番地″に対してメモリーアク
セスがあると、アドレス信号ａは不良アドレス一致検出
回路部４のアンドゲート回路１６ａ・１７ａの入力端子
ｉに入り、更に、その出力がアンドゲート回路１８ａに
入って不良アドレス記憶回路１１ａの不良アドレスを示
す出力信号ｊと比較される。この場合には、不良アドレ
ス一致検出信号ｋ。が“１゛′になる。これにより、ア
ドレスデコーダ１５がら出力された正規のアドレスデコ
ーダ信号をノアゲート回路１９の出力信号９により、ア
ンドゲート回路２０ａ・２０ｂで不良のメモリー１２ａ
を切り離す。
そして、同時に不良アドレス記憶部１と１対１で対応し
ている交代メモリー１２ｂの０番目“Ｂ。
ている交代メモリー１２ｂの０番目“Ｂ。
のアドレスゲートを信号ｍ、すなわち、不良アドレス一
致検出信号ｋ。でゲートを開き、交代メモリー１２ｂヘ
アクセスを行う。なお、メモリーエラー発生後、交代メ
モリー１２ｂにはデータが入っていないので、ソフトウ
ェアによりライトデータｎを入力してデータの再書込み
を行う。
致検出信号ｋ。でゲートを開き、交代メモリー１２ｂヘ
アクセスを行う。なお、メモリーエラー発生後、交代メ
モリー１２ｂにはデータが入っていないので、ソフトウ
ェアによりライトデータｎを入力してデータの再書込み
を行う。
〔発明の効果〕
以上説明したように、本発明の交代メモリー回路への自
動切替え方式によれば、交代メモリーと自動切替え回路
を設け、メモリーにエラーが発生したときに自動的に番
地単位で交代メモリーへ切替えることにより、 （１）メモリーエラーの発生の都度行っていた障害原因
の調査をする必要がなくなるため保守工数が削減できる
。
動切替え方式によれば、交代メモリーと自動切替え回路
を設け、メモリーにエラーが発生したときに自動的に番
地単位で交代メモリーへ切替えることにより、 （１）メモリーエラーの発生の都度行っていた障害原因
の調査をする必要がなくなるため保守工数が削減できる
。
（２）そのために部品の購入数を削減できる。
（３）従って、最初に交代メモリーのための費用が必要
であっても高額な部品を交換が少なくなるので保守部品
費が減少し、全体的には経費のＮ減となる。
であっても高額な部品を交換が少なくなるので保守部品
費が減少し、全体的には経費のＮ減となる。
（４）ユーザの装置の信顆性に対する期待と共に満足度
の向上につながる。
の向上につながる。
等の効果がある。
第１図は本発明の交代メモリーへの自動切替え方式を実
現するためのブロック図、第２図は過去にエラーの発生
した番地にアクセスを行った場合における要部回路のタ
イムチャートである。 １・・・不良アドレス記憶部、２・・・メモリ一部、３
、・・不良アドレス記憶部選択カウンタ一部、４・・不
良アドレス一致検出回路部、５・・・交代メモリー切替
回路部、ｌｌａ・ｌｌｂ・・・不良アドレス記憶回路、
１２ａ・・・メモリー、１２ｂ・・・交代メモリー、１
３・・・カウンター、１ト・デコーダ、１５・・・アド
レスデコーダ、１６ａ −１６ｂ ・１７ａ −１７ｂ
−１８ａ −１８ｂ −２０ａ 。 ２０ｂ・・・アンドゲート回路、 １９・・・ノアゲート回路、 ２１・・・データチエ ツク回路、 ２２・ ２３・ ２４・・・遅延口 路。
現するためのブロック図、第２図は過去にエラーの発生
した番地にアクセスを行った場合における要部回路のタ
イムチャートである。 １・・・不良アドレス記憶部、２・・・メモリ一部、３
、・・不良アドレス記憶部選択カウンタ一部、４・・不
良アドレス一致検出回路部、５・・・交代メモリー切替
回路部、ｌｌａ・ｌｌｂ・・・不良アドレス記憶回路、
１２ａ・・・メモリー、１２ｂ・・・交代メモリー、１
３・・・カウンター、１ト・デコーダ、１５・・・アド
レスデコーダ、１６ａ −１６ｂ ・１７ａ −１７ｂ
−１８ａ −１８ｂ −２０ａ 。 ２０ｂ・・・アンドゲート回路、 １９・・・ノアゲート回路、 ２１・・・データチエ ツク回路、 ２２・ ２３・ ２４・・・遅延口 路。
Claims (1)
- メモリーのエラー発生時に不良個所を切り離して予備の
メモリーへ切替える交代メモリーへの自動切替え方式に
おいて、複数のメモリーと前記メモリーの交代メモリー
を有するメモリー手段と、前記メモリーにエラーが発生
したとき、そのアドレスを記憶する複数の不良アドレス
メモリーを有する不良アドレスメモリー手段と、前記不
良アドレスメモリーの選択を制御する不良アドレスメモ
リー選択手段と、不良アドレスの検出を行う不良アドレ
ス一致検出部と前記メモリーから前記交代メモリーへ切
替えを行う交代メモリー切替部を有する不良検出・切替
え手段とを備え、前記不良検出・切替え手段は既に前記
不良アドレスメモリー手段に登録されている前記不良ア
ドレスがアクセスされて一致を検出したとき、前記メモ
リーから前記交代メモリーに切替えを行うことを特徴と
する交代メモリーへの自動切替え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286258A JPH03147162A (ja) | 1989-11-02 | 1989-11-02 | 交代メモリーへの自動切替え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286258A JPH03147162A (ja) | 1989-11-02 | 1989-11-02 | 交代メモリーへの自動切替え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147162A true JPH03147162A (ja) | 1991-06-24 |
Family
ID=17702042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286258A Pending JPH03147162A (ja) | 1989-11-02 | 1989-11-02 | 交代メモリーへの自動切替え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561776A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 情報処理装置 |
| JPH05210595A (ja) * | 1991-09-05 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
| JP2011150469A (ja) * | 2010-01-20 | 2011-08-04 | Nec Corp | メモリ障害処理システム、および、メモリ障害処理方法 |
-
1989
- 1989-11-02 JP JP1286258A patent/JPH03147162A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561776A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 情報処理装置 |
| JPH05210595A (ja) * | 1991-09-05 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
| JP2011150469A (ja) * | 2010-01-20 | 2011-08-04 | Nec Corp | メモリ障害処理システム、および、メモリ障害処理方法 |
| US8261137B2 (en) | 2010-01-20 | 2012-09-04 | Nec Corporation | Apparatus, a method and a program thereof |
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