JPS58127242A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58127242A JPS58127242A JP57010479A JP1047982A JPS58127242A JP S58127242 A JPS58127242 A JP S58127242A JP 57010479 A JP57010479 A JP 57010479A JP 1047982 A JP1047982 A JP 1047982A JP S58127242 A JPS58127242 A JP S58127242A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test data
- logic circuit
- output
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は信頼性を高めるために二重化し九論理回路に
関する。
関する。
従来、論理回路は一般に所定の論理を実行するだけであ
るか、信頼性を上げるために九ｙ率に論理を２重化した
ソけの論理構成であった。従って前者は稼動中に発生す
る故障に対する対処及びその検出が難しく、後者祉故障
の検出は容易であるものの、正しく稼動している論理回
路の職別が離しいという欠点があった。
るか、信頼性を上げるために九ｙ率に論理を２重化した
ソけの論理構成であった。従って前者は稼動中に発生す
る故障に対する対処及びその検出が難しく、後者祉故障
の検出は容易であるものの、正しく稼動している論理回
路の職別が離しいという欠点があった。
この発明の目的は従来の２重化構成が障害の検出のみに
終始しているという欠点を除去し、何れの舖埋回路が障
害かを検出し、障害でないｌ１１１珊−路の出力を外部
へ出力する仁とができる高信頼度の論理回路を提供する
ことにある。
終始しているという欠点を除去し、何れの舖埋回路が障
害かを検出し、障害でないｌ１１１珊−路の出力を外部
へ出力する仁とができる高信頼度の論理回路を提供する
ことにある。
この発明によれば正常時は基本論理回路及びこれと同−
機能の冗長−理回路に人力データが供給され、これら′
＃４ｗｉ理回路の出回路比較回路で比較され一致してい
れば、その出力の一方が外部へ出力される。この比較で
不一致が検出されると、テストデータ供給回路及び正解
値供給回路が同期して動作し、そのテストデータが上記
入力データに代って上記基本−理回路及び冗長論理回路
へ供給され、これら論理回路の各出力と上記正解値とが
それぞれ上記比較回路で比較され、故障の論理回路を検
出し、その故障！！ｉＩｆｓＩ１ｇｌ路を切離し、正常
論理回路の出力を外部へ出力するようＫして、正常時の
動作状態にもどる。これら基本論理回路、冗長Ｍ理回路
、データ選択回路、テストデータ供給回路、正解値供給
回路、比較回路は一つの論理回路として一体Ｋ１１ｌ成
される。
機能の冗長−理回路に人力データが供給され、これら′
＃４ｗｉ理回路の出回路比較回路で比較され一致してい
れば、その出力の一方が外部へ出力される。この比較で
不一致が検出されると、テストデータ供給回路及び正解
値供給回路が同期して動作し、そのテストデータが上記
入力データに代って上記基本−理回路及び冗長論理回路
へ供給され、これら論理回路の各出力と上記正解値とが
それぞれ上記比較回路で比較され、故障の論理回路を検
出し、その故障！！ｉＩｆｓＩ１ｇｌ路を切離し、正常
論理回路の出力を外部へ出力するようＫして、正常時の
動作状態にもどる。これら基本論理回路、冗長Ｍ理回路
、データ選択回路、テストデータ供給回路、正解値供給
回路、比較回路は一つの論理回路として一体Ｋ１１ｌ成
される。
次に仁の発明について図面を参照して詳細に説明する。
謝１図はこの発明の実施例を示し、１００は全体の論理
回路、２００は所定の論理を実行する論理回路（基本回
路）、２０１祉２００と同機能Ｏ冗長回路、ａｏｏ、３
０１ｔ；ｔそれぞれ基本回路２００、冗長回路２０１０
入力＠に設けられ、通常データと試験データとを選択す
る選択（ロ）路、４００はアドレス自動変更機能を有す
るテストデータ供給回路、４０１はアドレス自動変＊機
能を有するテストデータの正解値供給回路、５００は基
本回路２００、冗長回路２０１及び正解値供給回路４０
１からの信号値を比較、選択及び切シはなし機能を有す
る比較回路である。
回路、２００は所定の論理を実行する論理回路（基本回
路）、２０１祉２００と同機能Ｏ冗長回路、ａｏｏ、３
０１ｔ；ｔそれぞれ基本回路２００、冗長回路２０１０
入力＠に設けられ、通常データと試験データとを選択す
る選択（ロ）路、４００はアドレス自動変更機能を有す
るテストデータ供給回路、４０１はアドレス自動変＊機
能を有するテストデータの正解値供給回路、５００は基
本回路２００、冗長回路２０１及び正解値供給回路４０
１からの信号値を比較、選択及び切シはなし機能を有す
る比較回路である。
第２図はＭ１図中のテストデータ供給回路４０Ｇの一構
成例を示す。絡２図においてカウンター４１１は信号縁
７００の値が１０”の時はイニシャライズ状態にあ）、
信号＠７００の値が＠１１で駆動信号線９００の駆動信
号が出ると、これがムＮＤゲート４１３を通じてカウン
ター４１１に与えられ、カウンター４１１は出力値をプ
ラス１づつ増加させる。このカウンター４１１の出力値
はイめ号１１ｉｉ１群４１４を通じてアドレスとして記
憶−路（例えばＲＯＭ）に与えられ、その内部に格納さ
れているデータを読み出してテストデータ供給信号線群
８００へ供給する。た譬し、記憶回路４１２社信号！１
７００の値が＠０”の時は動作せず２１ｍの時のみデー
タの読み出しを行う。正解値供給回路４０１はテストデ
ータ供給データ４００と同一構成になっているものとす
る。
成例を示す。絡２図においてカウンター４１１は信号縁
７００の値が１０”の時はイニシャライズ状態にあ）、
信号＠７００の値が＠１１で駆動信号線９００の駆動信
号が出ると、これがムＮＤゲート４１３を通じてカウン
ター４１１に与えられ、カウンター４１１は出力値をプ
ラス１づつ増加させる。このカウンター４１１の出力値
はイめ号１１ｉｉ１群４１４を通じてアドレスとして記
憶−路（例えばＲＯＭ）に与えられ、その内部に格納さ
れているデータを読み出してテストデータ供給信号線群
８００へ供給する。た譬し、記憶回路４１２社信号！１
７００の値が＠０”の時は動作せず２１ｍの時のみデー
タの読み出しを行う。正解値供給回路４０１はテストデ
ータ供給データ４００と同一構成になっているものとす
る。
１ｓ３図Ｆｉ＠１図中の適訳回路３０Ｇの一構成例を示
す。この回路は信号線７００の値が＠０１ならばＡＮＤ
回路３００ａによシ通常の信号線群６００のデータを選
択し、ＯＲ１ｍ路３回路ａを通じて信号１ＩｉＩ２００
へ出力し、信号線７００の値が＠１＃の時にはＡＮＤ回
路３００ｂによりテストデータ信号＊５ｓｏｏのデータ
を選択して、ＯＲ回路３００ｅを通じて信号［２００へ
出力する。
す。この回路は信号線７００の値が＠０１ならばＡＮＤ
回路３００ａによシ通常の信号線群６００のデータを選
択し、ＯＲ１ｍ路３回路ａを通じて信号１ＩｉＩ２００
へ出力し、信号線７００の値が＠１＃の時にはＡＮＤ回
路３００ｂによりテストデータ信号＊５ｓｏｏのデータ
を選択して、ＯＲ回路３００ｅを通じて信号［２００へ
出力する。
第４図は第１図中の比較回路５００の一構成例を示す。
（ロ）路５０１に信号＠＄６０１，６０２、信号＠５０
５，５０６，５０７が入力側に接続され、回路５０１は
信号１１１５Ｇ５，５０６，５０７の値によってｔ！ｌ
のような動作を行う。
５，５０６，５０７が入力側に接続され、回路５０１は
信号１１１５Ｇ５，５０６，５０７の値によってｔ！ｌ
のような動作を行う。
回路５Ｇ２．５０８は信号１ｍ１５０４の値が＠１１０
時のみ通常信号線群６０１，６０２のデータと信号ｉＩ
群８０１のテストデータ正解値との値をそれぞれ比較し
、同一値なら“０＃をその他なら１１”を出力する。
時のみ通常信号線群６０１，６０２のデータと信号ｉＩ
群８０１のテストデータ正解値との値をそれぞれ比較し
、同一値なら“０＃をその他なら１１”を出力する。
次に第１図を主としてこの発明の詳細な説明する。まず
通常モードの時は信号ｌ＃１７００ｏ値が１０１で信号
線群６００のデータが基本回路２００と冗長回路２０１
でそれぞれ独立に論理演算され、これら−理演算の出力
は比較回路５００で比較される。こ＼で基本回路２００
、冗長回路２０１の出力信号Ｉｊ１６０１，６０２が同
一信号値であるならば、出力信号＠６０３にはその値が
出力され、信号１１＃１７００には１０“が出力される
。従って通常は基本（ロ）路２００と冗長回ｊ１２０１
をもつ二重化方式で動作する。
通常モードの時は信号ｌ＃１７００ｏ値が１０１で信号
線群６００のデータが基本回路２００と冗長回路２０１
でそれぞれ独立に論理演算され、これら−理演算の出力
は比較回路５００で比較される。こ＼で基本回路２００
、冗長回路２０１の出力信号Ｉｊ１６０１，６０２が同
一信号値であるならば、出力信号＠６０３にはその値が
出力され、信号１１＃１７００には１０“が出力される
。従って通常は基本（ロ）路２００と冗長回ｊ１２０１
をもつ二重化方式で動作する。
次に論理回路ＺＯ０，２０１のいずれかに故障が発生し
九場合を考えてみる。この時は比較回路５００で不一致
が検出されるから信号１１７００には費・告信号＠１′
が発生される。信号？ｊＭ７Ｇ０にこの信号が発生する
と選択回路３００，３０１はテストデータ適訳モードに
１テストデ一タ供給回路４００はテストデー１０発生モ
ードに、正解値供給回路４０１はテストデータの正解値
の供給篭−ドに１比較囲路５００は基本回路２００の出
力信号＃６０１のデータと、信号１Ｍ８ＧＩＱ正解値と
を、ま九冗長回路２０１Ｃ）出力信号ｌｌｌ１１６０２
＋２）データと信号１１８０１の正解値とをそれぞれ比
較するモード（総称して試験モード）と表る。
九場合を考えてみる。この時は比較回路５００で不一致
が検出されるから信号１１７００には費・告信号＠１′
が発生される。信号？ｊＭ７Ｇ０にこの信号が発生する
と選択回路３００，３０１はテストデータ適訳モードに
１テストデ一タ供給回路４００はテストデー１０発生モ
ードに、正解値供給回路４０１はテストデータの正解値
の供給篭−ドに１比較囲路５００は基本回路２００の出
力信号＃６０１のデータと、信号１Ｍ８ＧＩＱ正解値と
を、ま九冗長回路２０１Ｃ）出力信号ｌｌｌ１１６０２
＋２）データと信号１１８０１の正解値とをそれぞれ比
較するモード（総称して試験モード）と表る。
こ＼で駆動信号組９０００躯勘信号が回路４００．４０
１に与えられ、順次テストデータ及びその正解値が１理
（ロ）銘２００，２０１及び比ＩＩＲ回路６００へ供給
する仁とが行われる。なおテストデータ供給回路４００
１正解値供給−路４０ｉ内の各カウンター４１１は同期
して同一アドレスを示１テストデータ供給回路４００の
記憶回路４１２に鉱テストデータ、正解値供給１ｇｌ路
４０１のそれには回％４００のテストデータに対応する
一環２００の正解値が格納されているものとする。従っ
て仁の試験モードでは１Ｉｌｉ理回路１００内でテスト
データの発生及び比較が行われ、論理回路２００，２０
１が試験される。この試験が行われると比較回路５００
では回路５０２，５０３によＪ）ｌｌ＆理回路２００と
２０１のどちらが故障しているか判るので故障している
＃ｉ理回路の方を切シはなし、信号ａ７００に＠０”を
出力して再び通常の旭珊モードに移る。
１に与えられ、順次テストデータ及びその正解値が１理
（ロ）銘２００，２０１及び比ＩＩＲ回路６００へ供給
する仁とが行われる。なおテストデータ供給回路４００
１正解値供給−路４０ｉ内の各カウンター４１１は同期
して同一アドレスを示１テストデータ供給回路４００の
記憶回路４１２に鉱テストデータ、正解値供給１ｇｌ路
４０１のそれには回％４００のテストデータに対応する
一環２００の正解値が格納されているものとする。従っ
て仁の試験モードでは１Ｉｌｉ理回路１００内でテスト
データの発生及び比較が行われ、論理回路２００，２０
１が試験される。この試験が行われると比較回路５００
では回路５０２，５０３によＪ）ｌｌ＆理回路２００と
２０１のどちらが故障しているか判るので故障している
＃ｉ理回路の方を切シはなし、信号ａ７００に＠０”を
出力して再び通常の旭珊モードに移る。
例えば、今冗長回路２０１で故障が発生し九場合を考え
てみる。ζ〜で故障が発生したとすると比較回路５００
で信号値の不一致が検出され、信号線７００に１１”が
出力されるが、この段階では故障が論理回路２００か２
０１かの識別ができない。次に信号９７００に’″１”
が出力され九ことにより試験モードに移シ、テストデー
タが供給され、比較回路５００で出力信号線６０１と正
解値、出力信号＠６０２と正解値という比較がそれぞれ
行われる。これが行われると出力信号１１６０２の値は
誤っているので、第４図における回路５０３の信号線５
０７に１１”が出力される。従って表１の■の状態にな
り、出力信号−６０１のみ選択されて出力信号＠６０２
は切シはなされゐ。そして試験モードは解除され、信号
線７００には再び＠０１信号が出力され、通常の処理モ
ードに移る。
てみる。ζ〜で故障が発生したとすると比較回路５００
で信号値の不一致が検出され、信号線７００に１１”が
出力されるが、この段階では故障が論理回路２００か２
０１かの識別ができない。次に信号９７００に’″１”
が出力され九ことにより試験モードに移シ、テストデー
タが供給され、比較回路５００で出力信号線６０１と正
解値、出力信号＠６０２と正解値という比較がそれぞれ
行われる。これが行われると出力信号１１６０２の値は
誤っているので、第４図における回路５０３の信号線５
０７に１１”が出力される。従って表１の■の状態にな
り、出力信号−６０１のみ選択されて出力信号＠６０２
は切シはなされゐ。そして試験モードは解除され、信号
線７００には再び＠０１信号が出力され、通常の処理モ
ードに移る。
それ以後は故障のない論理回路２００でのみ処理が行わ
れる。以上のようＫこの発＠によれば、Ｍｌ珊回路の高
信頼化及び自己試験が可能になる。
れる。以上のようＫこの発＠によれば、Ｍｌ珊回路の高
信頼化及び自己試験が可能になる。
この発明は以上説明し九ようにに重化されえ論理回路に
アドレスを自動変更でき、かつデータを読み出すことの
できる記憶手段と、選択切りはなし機能を備え九比較手
段と、ｗＩ１１内部状態を表示する信号線とを付加する
仁とＫよって、自己試験可能でかつ高信頼度の論理回路
を提供できるという効果がある。
アドレスを自動変更でき、かつデータを読み出すことの
できる記憶手段と、選択切りはなし機能を備え九比較手
段と、ｗＩ１１内部状態を表示する信号線とを付加する
仁とＫよって、自己試験可能でかつ高信頼度の論理回路
を提供できるという効果がある。
８１図はこの発明の一実施例を示すブーツク図、第２図
は第１図中の記憶回路４００の一例を示すプ四ツク図、
第３図＄１！１図中のデータ選択回路３００の一例を示
すブロック図、第４図は第１図中の比較回路５００の一
例を示すブ膣ツク図である。 １００：全体の論理回路、２００：所定の論理を実行す
る回路、２０１：２００の冗長回路、３００．３０１：
データ選択回路、４００，４０１＝アドレス自動変更機
能を有する記憶回路、５００：遇択拳切シはなし機能を
もつ比較回路、８００．６０１，６０２，６０３：デー
タ信号ｍｕ、 ７００ 、７００−１ ：ｇ験−ｖニー
）’（［１ｍ、８００、．８０１：テスト用データ信号
線群、９００：駆動信号線、４１１：カウンター回路、
４１２：記憶回路、４１３：ＡＮＤゲート、４０４ニア
「レス信号線群、５０１：選択・切如扛なし機能をもつ
比較回路、５０２，５０３＝比較回路、５０４．５０５
．５０６．５０７＝信号−０ 特許出願人 日本電気株式会社 代理人 単針 卓 才 ２ 図 才 ４ 図
は第１図中の記憶回路４００の一例を示すプ四ツク図、
第３図＄１！１図中のデータ選択回路３００の一例を示
すブロック図、第４図は第１図中の比較回路５００の一
例を示すブ膣ツク図である。 １００：全体の論理回路、２００：所定の論理を実行す
る回路、２０１：２００の冗長回路、３００．３０１：
データ選択回路、４００，４０１＝アドレス自動変更機
能を有する記憶回路、５００：遇択拳切シはなし機能を
もつ比較回路、８００．６０１，６０２，６０３：デー
タ信号ｍｕ、 ７００ 、７００−１ ：ｇ験−ｖニー
）’（［１ｍ、８００、．８０１：テスト用データ信号
線群、９００：駆動信号線、４１１：カウンター回路、
４１２：記憶回路、４１３：ＡＮＤゲート、４０４ニア
「レス信号線群、５０１：選択・切如扛なし機能をもつ
比較回路、５０２，５０３＝比較回路、５０４．５０５
．５０６．５０７＝信号−０ 特許出願人 日本電気株式会社 代理人 単針 卓 才 ２ 図 才 ４ 図
Claims (1)
- （１） 所定の機能を実行する基本論理回路と、この
基本論理回路と同機能の冗長論理回路と、アドレスを自
動変更でき、かつテストデータを読み出すことかできる
テストデータ供給回路と、アドレスを自動変更できかつ
正解値を読出すことができる正解像供給回路と、上記基
本−理（ロ）路、上記冗長論理回路及び上記正解値供給
回路の各出力が供給され、選択及び切９はなし機能を備
えた比較手段と、入力データ信号線のデータと上記テス
トデータ供給回路よシのテストデータとを切替え選択し
てそれぞれ上記基本論理回路、冗長論理回路へ供給する
＠１．第２データ選択回路とを備え、上記比較回路は正
常時に上記箪１．第２データ選択回路を入力データ信号
線の選択状態とし、上記基本論理回路及び冗長ｍｓ論理
回路出力を比較して一致していればその出力を外部へ出
力し、不一致では試験モードとし、その試験モードにお
いて上記テストデータ供給回路、上記正解値供給回路を
同時に動作させ、上記第１．第２データ選択−路を上記
テストデータ供給回路の出力選択状態とし、かつ上記基
本論理回路及び冗長−理回路の各出力と上記正解値供給
回路の出力とをそれぞれ比較するように構成されている
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010479A JPS58127242A (ja) | 1982-01-25 | 1982-01-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010479A JPS58127242A (ja) | 1982-01-25 | 1982-01-25 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58127242A true JPS58127242A (ja) | 1983-07-29 |
Family
ID=11751287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57010479A Pending JPS58127242A (ja) | 1982-01-25 | 1982-01-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127242A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375845A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | Ｒａｓ回路の試験方式 |
| JPH02148337A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 未検出故障回路対応ｌｓｉ |
| JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
| JP2013084219A (ja) * | 2011-10-12 | 2013-05-09 | Toyota Motor Corp | 情報処理装置、異常判定方法 |
| US8667372B2 (en) | 2006-08-18 | 2014-03-04 | Fujitsu Limited | Memory controller and method of controlling memory |
| JP6271103B1 (ja) * | 2017-02-22 | 2018-01-31 | 三菱電機株式会社 | 制御装置及び制御方法 |
-
1982
- 1982-01-25 JP JP57010479A patent/JPS58127242A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375845A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | Ｒａｓ回路の試験方式 |
| JPH02148337A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 未検出故障回路対応ｌｓｉ |
| JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
| US8667372B2 (en) | 2006-08-18 | 2014-03-04 | Fujitsu Limited | Memory controller and method of controlling memory |
| JP2013084219A (ja) * | 2011-10-12 | 2013-05-09 | Toyota Motor Corp | 情報処理装置、異常判定方法 |
| JP6271103B1 (ja) * | 2017-02-22 | 2018-01-31 | 三菱電機株式会社 | 制御装置及び制御方法 |
| WO2018154664A1 (ja) * | 2017-02-22 | 2018-08-30 | 三菱電機株式会社 | 制御装置及び制御方法 |
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