JPS58127242A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58127242A JPS58127242A JP57010479A JP1047982A JPS58127242A JP S58127242 A JPS58127242 A JP S58127242A JP 57010479 A JP57010479 A JP 57010479A JP 1047982 A JP1047982 A JP 1047982A JP S58127242 A JPS58127242 A JP S58127242A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test data
- logic circuit
- output
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は信頼性を高めるために二重化し九論理回路に
関する。
関する。
従来、論理回路は一般に所定の論理を実行するだけであ
るか、信頼性を上げるために九y率に論理を2重化した
ソけの論理構成であった。従って前者は稼動中に発生す
る故障に対する対処及びその検出が難しく、後者祉故障
の検出は容易であるものの、正しく稼動している論理回
路の職別が離しいという欠点があった。
るか、信頼性を上げるために九y率に論理を2重化した
ソけの論理構成であった。従って前者は稼動中に発生す
る故障に対する対処及びその検出が難しく、後者祉故障
の検出は容易であるものの、正しく稼動している論理回
路の職別が離しいという欠点があった。
この発明の目的は従来の2重化構成が障害の検出のみに
終始しているという欠点を除去し、何れの舖埋回路が障
害かを検出し、障害でないl111珊−路の出力を外部
へ出力する仁とができる高信頼度の論理回路を提供する
ことにある。
終始しているという欠点を除去し、何れの舖埋回路が障
害かを検出し、障害でないl111珊−路の出力を外部
へ出力する仁とができる高信頼度の論理回路を提供する
ことにある。
この発明によれば正常時は基本論理回路及びこれと同−
機能の冗長−理回路に人力データが供給され、これら′
#4wi理回路の出回路比較回路で比較され一致してい
れば、その出力の一方が外部へ出力される。この比較で
不一致が検出されると、テストデータ供給回路及び正解
値供給回路が同期して動作し、そのテストデータが上記
入力データに代って上記基本−理回路及び冗長論理回路
へ供給され、これら論理回路の各出力と上記正解値とが
それぞれ上記比較回路で比較され、故障の論理回路を検
出し、その故障!!iIfsI1gl路を切離し、正常
論理回路の出力を外部へ出力するようKして、正常時の
動作状態にもどる。これら基本論理回路、冗長M理回路
、データ選択回路、テストデータ供給回路、正解値供給
回路、比較回路は一つの論理回路として一体K11l成
される。
機能の冗長−理回路に人力データが供給され、これら′
#4wi理回路の出回路比較回路で比較され一致してい
れば、その出力の一方が外部へ出力される。この比較で
不一致が検出されると、テストデータ供給回路及び正解
値供給回路が同期して動作し、そのテストデータが上記
入力データに代って上記基本−理回路及び冗長論理回路
へ供給され、これら論理回路の各出力と上記正解値とが
それぞれ上記比較回路で比較され、故障の論理回路を検
出し、その故障!!iIfsI1gl路を切離し、正常
論理回路の出力を外部へ出力するようKして、正常時の
動作状態にもどる。これら基本論理回路、冗長M理回路
、データ選択回路、テストデータ供給回路、正解値供給
回路、比較回路は一つの論理回路として一体K11l成
される。
次に仁の発明について図面を参照して詳細に説明する。
謝1図はこの発明の実施例を示し、100は全体の論理
回路、200は所定の論理を実行する論理回路(基本回
路)、201祉200と同機能O冗長回路、aoo、3
01t;tそれぞれ基本回路200、冗長回路2010
入力@に設けられ、通常データと試験データとを選択す
る選択(ロ)路、400はアドレス自動変更機能を有す
るテストデータ供給回路、401はアドレス自動変*機
能を有するテストデータの正解値供給回路、500は基
本回路200、冗長回路201及び正解値供給回路40
1からの信号値を比較、選択及び切シはなし機能を有す
る比較回路である。
回路、200は所定の論理を実行する論理回路(基本回
路)、201祉200と同機能O冗長回路、aoo、3
01t;tそれぞれ基本回路200、冗長回路2010
入力@に設けられ、通常データと試験データとを選択す
る選択(ロ)路、400はアドレス自動変更機能を有す
るテストデータ供給回路、401はアドレス自動変*機
能を有するテストデータの正解値供給回路、500は基
本回路200、冗長回路201及び正解値供給回路40
1からの信号値を比較、選択及び切シはなし機能を有す
る比較回路である。
第2図はM1図中のテストデータ供給回路40Gの一構
成例を示す。絡2図においてカウンター411は信号縁
700の値が10”の時はイニシャライズ状態にあ)、
信号@700の値が@11で駆動信号線900の駆動信
号が出ると、これがムNDゲート413を通じてカウン
ター411に与えられ、カウンター411は出力値をプ
ラス1づつ増加させる。このカウンター411の出力値
はイめ号11ii1群414を通じてアドレスとして記
憶−路(例えばROM)に与えられ、その内部に格納さ
れているデータを読み出してテストデータ供給信号線群
800へ供給する。た譬し、記憶回路412社信号!1
700の値が@0”の時は動作せず21mの時のみデー
タの読み出しを行う。正解値供給回路401はテストデ
ータ供給データ400と同一構成になっているものとす
る。
成例を示す。絡2図においてカウンター411は信号縁
700の値が10”の時はイニシャライズ状態にあ)、
信号@700の値が@11で駆動信号線900の駆動信
号が出ると、これがムNDゲート413を通じてカウン
ター411に与えられ、カウンター411は出力値をプ
ラス1づつ増加させる。このカウンター411の出力値
はイめ号11ii1群414を通じてアドレスとして記
憶−路(例えばROM)に与えられ、その内部に格納さ
れているデータを読み出してテストデータ供給信号線群
800へ供給する。た譬し、記憶回路412社信号!1
700の値が@0”の時は動作せず21mの時のみデー
タの読み出しを行う。正解値供給回路401はテストデ
ータ供給データ400と同一構成になっているものとす
る。
1s3図Fi@1図中の適訳回路30Gの一構成例を示
す。この回路は信号線700の値が@01ならばAND
回路300aによシ通常の信号線群600のデータを選
択し、OR1m路3回路aを通じて信号1IiI200
へ出力し、信号線700の値が@1#の時にはAND回
路300bによりテストデータ信号*5sooのデータ
を選択して、OR回路300eを通じて信号[200へ
出力する。
す。この回路は信号線700の値が@01ならばAND
回路300aによシ通常の信号線群600のデータを選
択し、OR1m路3回路aを通じて信号1IiI200
へ出力し、信号線700の値が@1#の時にはAND回
路300bによりテストデータ信号*5sooのデータ
を選択して、OR回路300eを通じて信号[200へ
出力する。
第4図は第1図中の比較回路500の一構成例を示す。
(ロ)路501に信号@$601,602、信号@50
5,506,507が入力側に接続され、回路501は
信号1115G5,506,507の値によってt!l
のような動作を行う。
5,506,507が入力側に接続され、回路501は
信号1115G5,506,507の値によってt!l
のような動作を行う。
回路5G2.508は信号1m1504の値が@110
時のみ通常信号線群601,602のデータと信号iI
群801のテストデータ正解値との値をそれぞれ比較し
、同一値なら“0#をその他なら11”を出力する。
時のみ通常信号線群601,602のデータと信号iI
群801のテストデータ正解値との値をそれぞれ比較し
、同一値なら“0#をその他なら11”を出力する。
次に第1図を主としてこの発明の詳細な説明する。まず
通常モードの時は信号l#1700o値が101で信号
線群600のデータが基本回路200と冗長回路201
でそれぞれ独立に論理演算され、これら−理演算の出力
は比較回路500で比較される。こ\で基本回路200
、冗長回路201の出力信号Ij1601,602が同
一信号値であるならば、出力信号@603にはその値が
出力され、信号11#1700には10“が出力される
。従って通常は基本(ロ)路200と冗長回j1201
をもつ二重化方式で動作する。
通常モードの時は信号l#1700o値が101で信号
線群600のデータが基本回路200と冗長回路201
でそれぞれ独立に論理演算され、これら−理演算の出力
は比較回路500で比較される。こ\で基本回路200
、冗長回路201の出力信号Ij1601,602が同
一信号値であるならば、出力信号@603にはその値が
出力され、信号11#1700には10“が出力される
。従って通常は基本(ロ)路200と冗長回j1201
をもつ二重化方式で動作する。
次に論理回路ZO0,201のいずれかに故障が発生し
九場合を考えてみる。この時は比較回路500で不一致
が検出されるから信号11700には費・告信号@1′
が発生される。信号?jM7G0にこの信号が発生する
と選択回路300,301はテストデータ適訳モードに
1テストデ一タ供給回路400はテストデー10発生モ
ードに、正解値供給回路401はテストデータの正解値
の供給篭−ドに1比較囲路500は基本回路200の出
力信号#601のデータと、信号1M8GIQ正解値と
を、ま九冗長回路201C)出力信号lll11602
+2)データと信号11801の正解値とをそれぞれ比
較するモード(総称して試験モード)と表る。
九場合を考えてみる。この時は比較回路500で不一致
が検出されるから信号11700には費・告信号@1′
が発生される。信号?jM7G0にこの信号が発生する
と選択回路300,301はテストデータ適訳モードに
1テストデ一タ供給回路400はテストデー10発生モ
ードに、正解値供給回路401はテストデータの正解値
の供給篭−ドに1比較囲路500は基本回路200の出
力信号#601のデータと、信号1M8GIQ正解値と
を、ま九冗長回路201C)出力信号lll11602
+2)データと信号11801の正解値とをそれぞれ比
較するモード(総称して試験モード)と表る。
こ\で駆動信号組9000躯勘信号が回路400.40
1に与えられ、順次テストデータ及びその正解値が1理
(ロ)銘200,201及び比IIR回路600へ供給
する仁とが行われる。なおテストデータ供給回路400
1正解値供給−路40i内の各カウンター411は同期
して同一アドレスを示1テストデータ供給回路400の
記憶回路412に鉱テストデータ、正解値供給1gl路
401のそれには回%400のテストデータに対応する
一環200の正解値が格納されているものとする。従っ
て仁の試験モードでは1Ili理回路100内でテスト
データの発生及び比較が行われ、論理回路200,20
1が試験される。この試験が行われると比較回路500
では回路502,503によJ)ll&理回路200と
201のどちらが故障しているか判るので故障している
#i理回路の方を切シはなし、信号a700に@0”を
出力して再び通常の旭珊モードに移る。
1に与えられ、順次テストデータ及びその正解値が1理
(ロ)銘200,201及び比IIR回路600へ供給
する仁とが行われる。なおテストデータ供給回路400
1正解値供給−路40i内の各カウンター411は同期
して同一アドレスを示1テストデータ供給回路400の
記憶回路412に鉱テストデータ、正解値供給1gl路
401のそれには回%400のテストデータに対応する
一環200の正解値が格納されているものとする。従っ
て仁の試験モードでは1Ili理回路100内でテスト
データの発生及び比較が行われ、論理回路200,20
1が試験される。この試験が行われると比較回路500
では回路502,503によJ)ll&理回路200と
201のどちらが故障しているか判るので故障している
#i理回路の方を切シはなし、信号a700に@0”を
出力して再び通常の旭珊モードに移る。
例えば、今冗長回路201で故障が発生し九場合を考え
てみる。ζ〜で故障が発生したとすると比較回路500
で信号値の不一致が検出され、信号線700に11”が
出力されるが、この段階では故障が論理回路200か2
01かの識別ができない。次に信号9700に’″1”
が出力され九ことにより試験モードに移シ、テストデー
タが供給され、比較回路500で出力信号線601と正
解値、出力信号@602と正解値という比較がそれぞれ
行われる。これが行われると出力信号11602の値は
誤っているので、第4図における回路503の信号線5
07に11”が出力される。従って表1の■の状態にな
り、出力信号−601のみ選択されて出力信号@602
は切シはなされゐ。そして試験モードは解除され、信号
線700には再び@01信号が出力され、通常の処理モ
ードに移る。
てみる。ζ〜で故障が発生したとすると比較回路500
で信号値の不一致が検出され、信号線700に11”が
出力されるが、この段階では故障が論理回路200か2
01かの識別ができない。次に信号9700に’″1”
が出力され九ことにより試験モードに移シ、テストデー
タが供給され、比較回路500で出力信号線601と正
解値、出力信号@602と正解値という比較がそれぞれ
行われる。これが行われると出力信号11602の値は
誤っているので、第4図における回路503の信号線5
07に11”が出力される。従って表1の■の状態にな
り、出力信号−601のみ選択されて出力信号@602
は切シはなされゐ。そして試験モードは解除され、信号
線700には再び@01信号が出力され、通常の処理モ
ードに移る。
それ以後は故障のない論理回路200でのみ処理が行わ
れる。以上のようKこの発@によれば、Ml珊回路の高
信頼化及び自己試験が可能になる。
れる。以上のようKこの発@によれば、Ml珊回路の高
信頼化及び自己試験が可能になる。
この発明は以上説明し九ようにに重化されえ論理回路に
アドレスを自動変更でき、かつデータを読み出すことの
できる記憶手段と、選択切りはなし機能を備え九比較手
段と、wI11内部状態を表示する信号線とを付加する
仁とKよって、自己試験可能でかつ高信頼度の論理回路
を提供できるという効果がある。
アドレスを自動変更でき、かつデータを読み出すことの
できる記憶手段と、選択切りはなし機能を備え九比較手
段と、wI11内部状態を表示する信号線とを付加する
仁とKよって、自己試験可能でかつ高信頼度の論理回路
を提供できるという効果がある。
81図はこの発明の一実施例を示すブーツク図、第2図
は第1図中の記憶回路400の一例を示すプ四ツク図、
第3図$1!1図中のデータ選択回路300の一例を示
すブロック図、第4図は第1図中の比較回路500の一
例を示すブ膣ツク図である。 100:全体の論理回路、200:所定の論理を実行す
る回路、201:200の冗長回路、300.301:
データ選択回路、400,401=アドレス自動変更機
能を有する記憶回路、500:遇択拳切シはなし機能を
もつ比較回路、800.601,602,603:デー
タ信号mu、 700 、700−1 :g験−vニー
)’([1m、800、.801:テスト用データ信号
線群、900:駆動信号線、411:カウンター回路、
412:記憶回路、413:ANDゲート、404ニア
「レス信号線群、501:選択・切如扛なし機能をもつ
比較回路、502,503=比較回路、504.505
.506.507=信号−0 特許出願人 日本電気株式会社 代理人 単針 卓 才 2 図 才 4 図
は第1図中の記憶回路400の一例を示すプ四ツク図、
第3図$1!1図中のデータ選択回路300の一例を示
すブロック図、第4図は第1図中の比較回路500の一
例を示すブ膣ツク図である。 100:全体の論理回路、200:所定の論理を実行す
る回路、201:200の冗長回路、300.301:
データ選択回路、400,401=アドレス自動変更機
能を有する記憶回路、500:遇択拳切シはなし機能を
もつ比較回路、800.601,602,603:デー
タ信号mu、 700 、700−1 :g験−vニー
)’([1m、800、.801:テスト用データ信号
線群、900:駆動信号線、411:カウンター回路、
412:記憶回路、413:ANDゲート、404ニア
「レス信号線群、501:選択・切如扛なし機能をもつ
比較回路、502,503=比較回路、504.505
.506.507=信号−0 特許出願人 日本電気株式会社 代理人 単針 卓 才 2 図 才 4 図
Claims (1)
- (1) 所定の機能を実行する基本論理回路と、この
基本論理回路と同機能の冗長論理回路と、アドレスを自
動変更でき、かつテストデータを読み出すことかできる
テストデータ供給回路と、アドレスを自動変更できかつ
正解値を読出すことができる正解像供給回路と、上記基
本−理(ロ)路、上記冗長論理回路及び上記正解値供給
回路の各出力が供給され、選択及び切9はなし機能を備
えた比較手段と、入力データ信号線のデータと上記テス
トデータ供給回路よシのテストデータとを切替え選択し
てそれぞれ上記基本論理回路、冗長論理回路へ供給する
@1.第2データ選択回路とを備え、上記比較回路は正
常時に上記箪1.第2データ選択回路を入力データ信号
線の選択状態とし、上記基本論理回路及び冗長ms論理
回路出力を比較して一致していればその出力を外部へ出
力し、不一致では試験モードとし、その試験モードにお
いて上記テストデータ供給回路、上記正解値供給回路を
同時に動作させ、上記第1.第2データ選択−路を上記
テストデータ供給回路の出力選択状態とし、かつ上記基
本論理回路及び冗長−理回路の各出力と上記正解値供給
回路の出力とをそれぞれ比較するように構成されている
論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57010479A JPS58127242A (ja) | 1982-01-25 | 1982-01-25 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57010479A JPS58127242A (ja) | 1982-01-25 | 1982-01-25 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58127242A true JPS58127242A (ja) | 1983-07-29 |
Family
ID=11751287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57010479A Pending JPS58127242A (ja) | 1982-01-25 | 1982-01-25 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58127242A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6375845A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | Ras回路の試験方式 |
JPH02148337A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 未検出故障回路対応lsi |
JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
JP2013084219A (ja) * | 2011-10-12 | 2013-05-09 | Toyota Motor Corp | 情報処理装置、異常判定方法 |
US8667372B2 (en) | 2006-08-18 | 2014-03-04 | Fujitsu Limited | Memory controller and method of controlling memory |
JP6271103B1 (ja) * | 2017-02-22 | 2018-01-31 | 三菱電機株式会社 | 制御装置及び制御方法 |
-
1982
- 1982-01-25 JP JP57010479A patent/JPS58127242A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6375845A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | Ras回路の試験方式 |
JPH02148337A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 未検出故障回路対応lsi |
JP2009514064A (ja) * | 2005-08-08 | 2009-04-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体回路のコンフィギュレーション装置およびコンフィギュレーション方法 |
US8667372B2 (en) | 2006-08-18 | 2014-03-04 | Fujitsu Limited | Memory controller and method of controlling memory |
JP2013084219A (ja) * | 2011-10-12 | 2013-05-09 | Toyota Motor Corp | 情報処理装置、異常判定方法 |
JP6271103B1 (ja) * | 2017-02-22 | 2018-01-31 | 三菱電機株式会社 | 制御装置及び制御方法 |
WO2018154664A1 (ja) * | 2017-02-22 | 2018-08-30 | 三菱電機株式会社 | 制御装置及び制御方法 |
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