JPH0478244A

JPH0478244A - 信号処理装置

Info

Publication number: JPH0478244A
Application number: JP2189814A
Authority: JP
Inventors: Katsunori Fujii; 藤井　克典
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-18
Filing date: 1990-07-18
Publication date: 1992-03-12
Anticipated expiration: 2012-10-27
Also published as: JP2669116B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は入力される信号を一旦記憶し、かつこれを通信
形態に適した形に処理して出力する信号処理装置に関し
、特に障害時における救済対策を施した信号処理装置に
関する。

〔従来の技術〕

従来、通信装置では伝送信号のタイムスロットの入れ替
え等の信号処理を行うため、信号処理装置にＲＡＭ　（
Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を設け、
このＲＡＭに入力信号を一時記憶し、所望の順序で読み
出す操作を行っている。

例えば、第３図にその一例を示すように、入力信号を記
憶するための一対のＲＡＭＩ、２と、入力信号を一対の
ＲＡＭＩ、２に対して切り替えるための切替器３と、Ｒ
ＡＭＩ、２からの出力を切り替えるための切替器４と、
各ＲＡＭＩ、２におけるアドレスを制御するためのアド
レスカウンタ５と、ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍ
ｅｍｏｒｙ）等で構成されて予め書き込まれた手順によ
り入力側或いは出力側アドレスを制御する回路６と、Ｒ
ＡＭＩ、２に対して書込、続出を切り替える切替回路７
とで構成されている。

この信号処理装置では、入力信号をＲＡＭＩ。

２に書き込んで記憶させ、かつこれを所要の順序で読み
出すことで、所要の信号を出力することができる。この
とき、一対のＲＡＭ１．２を一定周期（例えば伝送信号
のフレーム周期）毎に書込／読出のモードを相補的に動
作させることで、連続処理を行うことが可能となる。

〔発明が解決しようとする課題〕

このような記憶素子を用いた信号処理装置では、記憶素
子のセル数に比例して信号処理装置の信顧度は低下する
ので、特に記憶素子の障害監視を行う必要がある。

障害監視の手段としては、入力信号と出力信号それぞれ
を一定周期で１の数または０の数をカウントして比較す
るパリティチエツク方式や、伝送信号の一部に監視用の
既知パターンを挿入してそれを出力点で検査する方式を
用いて、障害時には警報を発したり予備の回路に切り替
えたりする手段がとられている。

しかし、警報を発するだけでは修理が行われるまでの間
は通信装置は使用不能となってしまうという問題がある
。また、予備構成をもつ装置は同一の構成がさらに必要
とされるために、装置が高価になるという問題がある。

本発明の目的は、装置が予備構成を持たない場合でも、
また修理が行われるまでの間も装置を稼動して通信を確
保するようにした信号処理装置を提供することにある。

〔課題を解決するための手段〕

本発明の信号処理装置は、入力信号を記憶する記憶素子
を、入力信号をそれぞれ対をなす２つの記憶エリアに同
時に記憶するように構成し、かつ各々の記憶エリアから
読出された出力を１ビット毎比較する手段と、不一致の
ときにそのビットに対応する入力信号を記憶した前記２
つの記憶エリアを変更する手段とを備えている。

例えば、記憶素子は、現用信号記憶エリアと、現用監視
エリアと、予備信号記憶エリアと、予備監視エリアを有
し、現用系のエリアと予備系のエリアとを切り替え得る
ように構成する。

〔作用〕

本発明によれば、現用系の２つの記憶エリアに記憶され
た信号を比較することで障害を検出でき、その際にはそ
の記憶エリアを予備系の２つの記憶エリアに変更するこ
とで瞬時に予備系への切り替えが可能となる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例のブロック図である。同図
において、ＲＡＭＩＩは４つのエリアに区分されており
、各エリアにそれぞれ入力ポートｐＨ〜ＰＩ４と出力ボ
ートＰＯＩ　５−ＰＯ４を設けている。４つのエリアは
現用系と予備系とでそれぞれ対をなしており、現用信号
記憶エリアＡＩ。

現用監視エリアＡ２．予備信号記憶エリアＡ３゜予備監
視エリアＡ４であり、各エリアにはそれぞれＮ番地まで
のアドレスが設けられている。そして、入力信号は同時
に各エリアの入カポ−）Ｐ　ＩＩ〜Ｐｒ４に入力される
ようになっている。また、各出カポ−）ＰＯＩ−ＰＯ４
は現用と予備との間で切替器１２Ａ、１２Ｂによって選
択的に切り替えられるように構成している。

また、入力信号のフレーム周期で繰り返すアドレスカウ
ンタ１３と、タイムスロット入れ替えのためのアドレス
の変換表を書き込まれたＥＥＰＲＯＭ　（Ｅｌｅｃｔｒ
ｉｃａｌ　Ｅｒａｓａｂｌｅ　Ｐ　ＲＯＭ　）により構
成されるアドレス制御回路１４と、出力信号と監視用信
号とを比較し、両者が不一致のときに前記アドレス制御
回路１４に制御パルスを発生する比較回路１５を備えて
いる。

この構成によれば、入力信号はＲＡＭＩＩの４つの入カ
ポ−）ＰＪＩ〜ＰＩ４に同時に入力される。アドレスカ
ウンタ１３は伝送信号のフレーム周期で繰り返すアドレ
スを順次発生し、入力信号はｌフレーム分４つの各エリ
アにおいてそれぞれ０番地から順序的に各領域の同一番
地にそれぞれ記憶される。

１フレ一ム分の書き込みが完了されると、ＲＡＭｌｌの
アドレスは読み出し側に切り替えられる。

このアドレスはアドレス制御回路１４により発生される
。すると、化カポ−）ＰＯｌ、ＰＯ２にはエリアＡＩ、
Ａ２にそれぞれ同時に書き込まれた信号が出力される。

切替器１２Ａからは正規の信号が読み出されて出力され
、切替器１２Ｂからは監視用の信号が読み出されて出力
される。そして、再出力は比較回路１５により逐次比較
され、両者が一致しているときは信号がそのまま出力さ
れる。

一方、両者が不一致のときは制御パルスを発生してアド
レス制御回路１４に不一致となったアドレスを出力する
。アドレス制御回路１４はこの制御パルスを受け、それ
以後においては当該アドレスに対しては、出力ポートを
ＰＯＩ、ＰＯ２からＰＯ３，ＰＯ４へ切り替える。同時
に、切替器１２Ａ、１２Ｂもこれに対応して予備側の化
カポ−４ＰＯ３，ＰＯ４から信号を出力するように切り
替えられる。

なお、本実施例においても、従来と同様に、対のＲＡＭ
を一定周期（例えば伝送信号のフレーム周期）毎に書き
込み／読み出しのモードを相補的に動作させて連続処理
を行っているため、実際には第１図に示したＲＡＭＩＩ
、切替器１２Ａ。

１２Ｂがもう１つ存在していることは言うまでもない。

第２図は本発明の第２実施例のブロック図であり、第１
実施例と等価な部分には同一符号を付しである。

この実施例では、ＲＡＭＩＩＡは０番地からＭ番地まで
を４つのエリアＡｌ〜Ａ４に区分した上で、１つの入力
ボートＰＩと、１つの出力ポートＰＯのみを有し、出力
信号はＲＡＭＩＩＡの出力をラッチ回路１６によりラッ
チすることにより得られるように構成している。なお、
１３は伝送信号のフレーム周期で繰り返すアドレスカウ
ンタ、１４はタイムスロット入れ替えのためのアドレス
の変換表を書き込まれたＥＥＰＲＯＭにより構成される
アドレス制御回路、１５は二重に記憶された信号のそれ
ぞれの出力を比較して不一致のときには制御パルスを発
生する比較回路、１７はラッチタイミングを制御するラ
ッチタイミング発生回路である。

本実施例では、ＲＡＭＩＩＡのポートは入出力共に１ボ
ートしかないので、人力信号は図に示すＲＡＭの４つの
エリアＡ１〜Ａ４に、入力信号速度の４倍の速度でそれ
ぞれ同じ信号が書き込まれる。また、アドレスカウンタ
１３は伝送信号のフレーム周期で繰り返すアドレスを入
力信号の４倍の速度で順次発生し、入力信号はＯ番地か
ら１フレ一ム分順次、現用エリアに二重に書き込まれる
。

また、予備エリアにも二重に書き込まれる。

１フレーム分書き込まれると、ＲＡＭのアドレスは読み
出し側に切り替えられる。このアドレスはアドレス制御
回路１４により発生される。化カポ−）ＰＯには二重に
書き込まれた信号が、現用の信号用、監視用、予備の信
号用、監視用の順に４倍の速度で出力される。通常は現
用の信号用、監視用出力をラッチ回路１６によりラッチ
して出力を得る。

再出力は比較回路１５により逐次比較され、不一致のと
きは制御パルスを発生してアドレス制御回路１４に不一
致となったアドレスを伝える。アドレス制御回路１４は
それ以後当該アドレスにつき、出力ランチタイミングを
現用から予備に切り替えるようラッチタイミング発生回
路１７を制御する。

従って、障害時は予備用の信号用、監視用出力をラッチ
回路１６によりラッチして出力を得る。

本実施例においても、一対のＲＡＭを一定周期毎に書き
込み／読み出しのモードを相補的に動作させて連続処理
を行っており、ＲＡＭがもう１つ存在している。

〔発明の効果〕

以上説明したように本発明は、記憶素子にそれぞれ対を
なす２つの記憶エリアを設け、これらの記憶エリアに入
力信号を同時に記憶させるように構成しているので、現
用系の２つの記憶エリアに記憶された信号を比較するこ
とで障害を検出でき、その際にはその記憶エリアを予備
系の２つの記憶エリアに変更することで瞬時に予備系へ
の切り替えが可能となり、装置が予備構成を備えていな
い場合でも、また、修理が行われるまでの間でも装置を
稼働して通信断を回避することができ、経済的で高信頼
性の信号処理装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図は従来の信号処
理装置のブロック図である。１．２・・・ＲＡＭ、３．４・・・切替器、５・・・ア
ドレスカウンタ、６・・・アドレス制御回路、７・・・
切替回路、１１、ＩＩＡ・・・ＲＡＭ、１２Ａ、１２Ｂ
・・・切替器、１３・・・アドレスカウンタ、１４・・
・アドレス制御回路、１５・・・比較回路、１６・・・
ラッチ回路、１７・・・ラッチタイミング発生回路。

Claims

【特許請求の範囲】１、一定の状態で入力された信号を記憶する記憶素子を
備え、この記憶された信号を所定の状態で出力するよう
にした信号処理装置において、前記記憶素子は、入力信
号をそれぞれ対をなす２つの記憶エリアに同時に記憶す
るように構成し、かつ各々の記憶エリアから読出された
出力を１ビット毎比較する手段と、不一致のときにその
ビットに対応する入力信号を記憶した前記２つの記憶エ
リアを変更する手段を備えたことを特徴とする信号処理
装置。２、記憶素子は、現用信号記憶エリアと、現用監視エリ
アと、予備信号記憶エリアと、予備監視エリアを有し、
現用系のエリアと予備系のエリアとを切り替え得るよう
に構成してなる特許請求の範囲第１項記載の信号処理装
置。