I1 Изобретение относитс к вычислитель ной технике и предназначено дл использовани в устройствах повышенной на-- дежности, в частности в специализирован ных вычислительных машинах. Извесгнорезервированное запоминающе устройство.которое содержит три блока пам ти, один из которых находитс в ненагруженном резерве и соединен с источником питани через ключ, компараторы, служащие дл сравнени выходной информашш, блок кон , рол , блок регенерации, мажоритарный элемент и шины: адресную, обращени , ос танова и данных. В процессе выборки производитс сравнение информации, пост паюдей из двух блоков пам ти, и при несовпадении производитс подалючение резервного блока. При этом информаци восстанавливаетс с помощью мажори тарного органа, а определение номерй неисправного блока пам ти производитс с помгацью блока контрол , входы которо го соединены с выходами компараторов LI. , Недостатком этого зйпоминаквдего уст ройства вл етс высока сложность, устройства, обусловленна наличием трех блоковпам ти, хран щих вдентичную информашпо . Наиболее близким техническим решением к изобретению вл етс резервированное запоминшс цее устройство, содержащее накопители, блок управлши , входные коммутаторы, выходные коммута торы, блоки свертки по модулю два, бло поразр дного сравнени , коммутатор, причем вкодыустройства соединены с соответствующими входами входных коммутаторов , выходы которых соединены с входами накопителей, выходы которых соедине ны с входами выходных коммутаторов, выходы которых соединены с входами соответствующих блоков свертки по моду лю два, входами блока поразр дного сра нени и входами коммутатора, выход которого соединен с выходом устройства, выходы блоков свертки по модулю два и блока поразр дного сравнени соединшы -с входами блока управлени , выходы которого соединены с управл клдими входами входных и выходных коммутаторов, управп кший выход блока управлени соедини с управл ющим входом коммутатора 2. Недостатком известного устройства вл етс низка надежность, о15условленна тем, что в случае пост{зоен1Ш устройства с двум накопител ми может 48 исправл тьс лишь двухкратна ошибка, возникающа при отказе одного из накопителей . Ошибки кратности больше .двух не исправл ютс , поскольку становитс невозможньп 1 определить номер отказывающего накопител . Дл увеличени кратности исправл емой ошибки необходимо увеличивать число накопителей. КромеТОГО входные и выходные коммутаторы необходимы лишь дл Построени оперативных запоминающих устройств, в Которых возможна коммутаци входов и вьпсодов отказавшего разр да на резервный . В случае построени посто нного запоминающего устройства необходимость во входных и выходных коммутаторах отпа,аает, но кратность исправл емой ошибки при этом снижаетс до е.аинииы . Цель изобретени - повышение на,аежности устройства за счет исправлени многократных ошибок. Поставленна цель достигаетс тем, что в резервированное запоминающее устройство , содержащее блоки свертки по модулю два, блок поразр ,аного сравнени , блок управлени , коммутатор и накопите ли информации, одни из в-.одов которых соответственно объединены и вл ютс адресными входами устройства, а выходы подключены к информационным входам блоков свертки по модулю два, блока поразр щного сравнени и коммутатора, вь1ход которого вл етс выходом устройства| выходы блока поразр дного сравнени и блоков свертки по модулю два по.аключены к входам блока управлени , выход которого соединен с управл ющим входом коммутатора, введены счетчик импульсов, дешифратор, элемент И и генератор импульсов, выход которого подключен к одному из входов элемента И, выход которого соединен с одним из входов счетчика импульсов, другие входы которого подключены к адресным входам устройства, а выходы ,-. к дёши зратора, выходыкоторого соединеныс дру гими входами накопителей информации, второй выход блока управлени подключен к другому входу опеме«г& И и управЛ5по1цим входам блоков свертки по модулю два. На чертеже изображена структурна схила предлагаемого устройства. Устройство содержит блок I управлени , кс лмутатор 2, выход 3 которого вл етс выходом устройства, накопители 4 информашш, блоки 5 свертки по модутпо два и блок 6 поразр дного сравнеьш . Адресный вход 7 устройства св зан с входами счетчика 8 импульсов и накопителей 4. Устройство также содержит дешифратор 9, генератор 10 импульсов и элемент ИИ. Кажцый накопитель 4 разделен на сегменты 12, управл ющий вход канодого из которых соединен с управл ющими входом соответствукзщего сегмента друго , го накопител и соответствующим выходом дешифратора 9. При этом все сегменты , кроме последнего, хран т рабочую информацию, а последний предназначаетс дл хранени результата поразр дного су мировани по модулю дл информашш по совпадающим адресам из остальных (рабочих ) сегментов. Устройство работает следующим обра- зом. В исходном состо нии накопители 4 исправны и обрабатывают одну и ту же, информацию в виде адреса на вход 7. БЛОК 6 поразр дного сравнени вьщает сигнал об отсутстви-и неисправности в блок I управлени . Бпок I выдает сигнал разрешени использовани информации с одного из накопителей на коммутатор 2, который подсоедин ет к выходу устройств 3 один из накопителей 4. Блок 5 и гене ратор 10 участи в работе не принимают поскольку блокированы управл ющим сигналом с выхода блока 1 управлени . Сче чик 8 в этом случае выполн ет роль тистра старших разр дов адреса, поступа юших по входу 7, производ выборку соответствующего сегмента 12 внутри накопител 4 с помощью дешифратора 9. Выбор контактной чейки внутри сегмент определ ют младшие разр ды адреса, пос тупающие по входу 7 на вход накопител } 4. При возникновении ошибки любой кратности в одном иэ накопителей блок .6 обнаруживает наличие отказа в поступи ще{{информа«ии и выдает соответствующий v сигнал на вход блока l управлени . По этсму сигналу блок I блокирует про-:; хождение информации от ншсопителей 4 на выход 3 через коммутатор 2. На выходе блока t управлени по вл етс сиг1 3484 нал, разрешающ1Й работу блоков 5 и прохождение счетных lainynbcoB от генератора 1О через элемент ИИ на счетный вход счетч1гка 8. Этот же сигнал из блока I управлеН1ш поступает в ЦВМ и производит приостанов вычислений до выделени достоверной информации. При этом счетчик 8 перево.дитс в режим счета импульсов от генератора 10. Счетчик 8 производит подсчет числа импульсов, равного числу сегментов t2, При этом . происходит выборка из каждого сегмента по адресу в соответствии ic информацией на входо 7. Так как тТЬследний сегмент содержит результат поразр дного суммировппи вьтодулюдпа , информации, наход щейс п остальных: сегментах по совпадающим дц{5есаь, в результате такой последовательной выбор,кй в блоке 5, производившем свертку информаци , поступающей от исправного накопител 4, содержитс нулева информа ци , в другом блоке 5, производившем свертку информации, поступающей от неисправного накопител 4, содержитс информаци , отлична от нулевой. По этим сигналам от блоков 5, поступающим на входы блока I управлени , последний выдает сигнал на вход коммутатора 2| дл присоединени к выходу 3 устройства исправного нак,опител 4. Одновремйсно с другого выхода блока 1 выдаетс сигнал, I прекращающий прохождение счетных импульсов от генератора 10 через элемент И И на счетный вход счетчика 8 и снимаетс сигнал Приостанов вычислений ЦЕМ. Таким образом производитс обнаружение к локализаци неисправностей. Предлагаемое устройство обла,дает повыщенной на.дежностью по-сравнению с известным. Кратностьисправл емой ошибки К и число накопителей Р в известном устройстве св заны отношением К 2{Р - I), т. е. дл исгфавлени 4-кратной ошибки требуетс тринакопител , а дл исправлени 8-кратной ошибки требуетс п ть накопителей, тогда как в предлагаемом устройстве дл выдачи правильной информации независимо от кратности ошибок требуетс .два накопител .