SU1101827A1 - Резервированна система - Google Patents

Abstract

1. РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержаща  резервируемые вычислительные блоки, выходы которых подключены к первым, вторым и третьим информационным входам мажоритарных блоков и блоков контрол , о т л и ч а ющ а   с   тем, что,с целью повышени  надежности, она содержит блок управлени  обменом, блок синхронизации , а можоритарные блоки выполнены в виде мажоритарных коммутаторов данных адреса и управлени , первый, второй и третий информационные входывыходы которых соединены соответственно с выходами-входами данных адреса и управлени  каждого резервируемого вычислительного блока, первый выход блока управлени  обменом присоединен к управл ющим входам мажоритарных коммутаторов, втррой выход - к входам пр мого доступа в пам ть резервируемых вычислительных -блоков,первые входы - к выходам блока контрол , второй вход - к первому выходу мажоритарного коммутатора управлени , третий вход - к внешней шине номера резервируемого вычислительного блока и четвертый вход к внешней шине восстановлени  и входам прерывани  резервируемых вычислительных блоков, выход блока синхронизации подключен к синхровходам резервируемых вычислительных блоков и блока контрол , вход сброса блока контрол  присоединен к второму выходу мажоритарного коммутатора управлени  . 2.Система по п. 1, о т л и ч аю щ а   с   тем, что блок контрол  содержит три элемента контрол  по модулю два, входы которых присоединены к соответствующим входам блока, . выходы первого и второго элементов контрол  по модулю два присоединены к первым входам первого и второго .элементов ИСКЛЮЧАЩЕЕ 1-ШИ, вторые входы которых присоединены к выходу третьего элемента контрол  по модулю два, а выходы - к первым D-входам регистра, вьгходы регистра присоединены к выходам блока и через первьм элемент ИЛИ к первому входу Ч5-триггера, второй вход которого присоединен к входу сброса блока, а инверсный выход - к первому входу первого элемента И, второй вход которого подключен к синхровходу блока, а выход - к С-входу регистра. 3.Система по п. 1, отличающа с  тем, что блок управлени  обменом, содержит элемент посто нной пам ти, соответствующие входы которого присоединены к первым, вторым, третьим и четвертому входам блока, а выходы - к первым входам блока, выходы первого элемента ИЛИ-НЕ присоединены соответственно к младшему разр ду третьих входов блок и к старшему разр ду первых входов блока, а выход - к первому входу второго элемента ИЛИ, второй вход которого при

Description

соединен к старшему разр ду третьих входов блока, а - к первому входу второго элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему второму выходу блока, младший и старший разр д первых входов блока присоединены соответственно к пр мому и иверсному входам третьего элемента И, выход которого присоединен к входу второго элемента ИПИ-НЕ, второй вход которого соединен со старшим разр дом третьего входа блока, а выход - с входом третьего элемента ИЛИ, второй вход которого с младшим разр дом третьих входов блока, а выход - с первым входом четвертого элемента И, второй вход которого соединен с четвертым входом блока, а выход - с соответствующим вторым выходом блока, третьи входы блока через элемент И-НЕ присоединены к входу п того элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему второму выходу блока.

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  построени  высоконадежных вычислительных средств. Известна резервированна  система, содержаща  три комплекта резервируемых вычислительных блоков, информаци  с которых поступает на мажоритарный блок контрол , результаты контрол  - на блок анализа, сигналы управлени  с которого не коммутатор каналов, который в свою очередь пере дает на выход информацию с одного из исправных комплектов lj. Недостатком системы  вл етс  отсутствие в ней возможности перестрой ки при отказе отдельных комгЕлектов. В результате при выходе из стро  одного комплекта надежность системы резко падает, поскольку отказ любого из двух оставшихс  комплектов ведет к отказу системы. Кроме того, недостатком системы  вл етс  отсутствие в коммутаторе мажоритарной обработки информации, что ведет к необходимоети очень глубокого контрол , посколь ку отсутствует исправление ошибок, что усложн ет схемы контрол . Причем сложность схем управлени  снижает надежность системы,поскольку эти не резервируютс . Наиболее близкой по технической суш,ности к изобретению  вл етс  резе вированна  система, содержаща  набор резервируемых вычислительных блоков (например, ЭВМ), блоков обмена, вентилей блокировки выходов ЭВМ, блоков подсчета числа сбоев, схем сравнени  в также мажоритарный элемент, две собирательные схемы, вентиль блокировки мажоритарного элемента, блок подсчета числа отказавших элементов, блок выхода общего цифрового канала и два вентил . Указанна  совокупность узлов образует дл  каждого резервируемого вычислительного блока отдельньй канал контрол  и резервировани , выполн   функции пересылки информации, мажоритарной обработки и контрол . Характерными особенност ми системы  вл етс  обеспечение контрол  текущей информации на выходе каждого резервируемого блока, осу1цествл емого сравнением с информацией на выходе мажоритарного элемента. При обнаружении на выходе одного из резервируемых блоков недостоверной информации осуществл етс  запись в запоминающее устройство (ЗУ) отказавшего резервируемого блока достоверной информации с выхода мажоритарного элемента, а при повтор ющихс  сбо х отказавший резервируемый блок отключаетс  . Недостатком известнор системы  вл етс  то, что в случае возникновени  ошибки на выходе мажоритарного элемента осуществл етс  запись недостоверной информации во все резервируемые блоки, и, как следствие, система выходит из стро . Указанный недостаток становитс  наиболее сущест-венным при выполнении резервируемых блоков на больших интегральных схемах (БИС), поскольку при этом сложность и надежность резервируемых блоков и многоразр дных мажоритарных схем и схем контрол  станов тс  соизмеримыми . Кроме того, в системе предусмотрено только исправление ошибок в данных, и не исправл ютс  ошибки в адресной информации и в управл ющих сигналах. При этом вследствие наличи  в известной системе большого числа многоразр дных узлов и шин дл  нее характерны высока  сложность и трудность реализации на современной элементной базе БИС. Целью изобретени   вл етс  повышение надежности. Поставленна  цель достигаетс  тем что в резервированной системе, содер жащей резервируемые вычислительные блоки, выходы которых подключены к первым, вторым и третьим информацион ным входам мажоритарных блоков и бло ков контрол , введены блок управлени обменом и блок синхронизации, мажоритарные блоки выполнены в виде мажо ритарных коммутаторов данных адреса и управлени , первый, второй и третий информационные входы-выходы которых соединены соответственно с выходами-входами данных адреса и управ лени  каждого резервируемого вычисли тельного блока, при этом первый выход блока управлени  обменом присоеди нен к управл ющим входам мажоритарных коммутаторов, второй выход - к иходам пр мого доступа в пам ть резервируемых вычислительных блоков, первые входы - к выходам блока контрол , второй вход - к первому выходу мажоритарного коммутатора управлени  третий вход - к внешней шине номера резервируемого вычислительного блока и четвертый вход - к внешней шине восстановлени  и входам прерывани  резервируемых вычислительных блоков, выход блока синхронизац.:и подключен к синхровходам резервируемых вычисли тельных блоков и блока контрол , вхо сброса блока контрол  - к второму выходу мажоритарного коммутатора управлени . Кроме того, блок контрол  содержи три элемента контрол  по модулю два, входы которых присоединены к соответ ствующим входам блока, выходы первого и второго элементов контрол  по модулю два присоединены к первым вхо дам первого и второго элементов ИСКЛОЧАКЛЦЕЕ ИЛИ, вторые входы которых присоединены к выходу третьего элеме та контрол  по модулю два, а выходы к первьпи О -входам регистра, выходы регистра присоединены к выходам блока и нерез первьй элемент ИЛИ - к первому входу R5 -триггера, второй вход которого присоединен к входу сброса блока, а и iвepcный выход к первому входу первого элемента И, второй вход которого подключен к синхровходу блока, а выход - к С-входу регистра. При этом блок управлени  обменом содержит элемент посто нной пам ти, соответствующие входы которого присоединены к первым, вторым, третьим и четвертому входам блока, а выходы - к первым выходам блока, выходы первого элемента ИЛИ-НЕ присоединены соответственно к младшему разр ду третьих входов блока и к старшему разр ду первых входов блока, а выход- к первому входу второго элемента ИЛИ, второй вход которого присоединен к старшему разр ду третьих входов блока, а выход - к первому входу второго элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему выходу блока , младший и старший разр ды первых входов блока присоединены соответственно к пр мому и инверсному входам третьего элемента И, выход которого присоединен к входу второго элемента ИЖ-НЕ, второй вход которого соединен со старшим разр дом третьего входа блока, а выход - с входом третьего элемента ИЛИ, второй вход которого соединен с младшим разр дом третьих входов бпока, а выход - с первым входом четвертого элемента И, второй вход которого соединен с четвертым входом блока, а выход - с соответствующим вторым выходом блока, третьь входь блока через элемент И-НЕ присоединены к входу п того элемента И, второй вход которого присоединен к второму входу блока, а выход к соответствующему второму выходу блока . . Повышение надежности предлагаемой системы достигаетс  за счет того, что мажоритарные функции и функции пересылки информации осуществл ютс  мажоритарными коммутаторами, контроль сравнением информации на выходах резервируемых блоков между собой, а не с информацией, получаемой после мажоритарной обработки. При этом восстановление работоспособности отказавших вследствие сбоев комплектов резервируемых блоков производитс  по сигналу от вьпиесто щего устройства управлени  перезаписью из исправного (ведущего) комплекта в два остальных (восстанавливаемых) всего массива ин формации из пам ти. Кроме того, наде ность повьшаетс  благод р  наличию в системе внешнего управлени  переключением по внешним шинам. На фиг. 1 приведена структурна  схема резервированной системы, на фиг. 2 - функциональна  схема блока контрол ; на фиг. 3 - функциональна  схема блока управлени  обменом. Система содержит блок 1 синхронизации , первый 2s второй 3 и третий 4 резервируемь е вычислительные блоки, например микроэвм, блок 5 контрол , шину 6 номера отказавшего комплекта блок 7 управлени  обменом, внешнюю, шину 8 номера вычислительного блока внешнюю шину 9 восстановлени , шину 10 управлени  обменом, мажоритарные коммутаторы адреса данных 11, 12 ,и управлени  13, шину 14 сброса, ;шину 15 управлени  и шину 16 даннь;х Блок 5 контрол  содержит первьй 17, второй 18 и третий 19 элемен

ТЫ контрол  по модулю два, первый и .второй элементы ИСКЛЮЧАЮЩЕЕ И.ПИ 20, регистр 21, первый элемент И 22, первый элемент ИЛИ 23 и R5 -триггер 24. Блок 7 управлени  обменом содержит Элемент 25 посто нной пам ти,, первый элемент ИЛИ-НЕ 26-, второй элемент ИЛИ 27, второй элемент И 28, третий элемент И 29, второй элемент И.ПИ-НЕ 30, третий элемент ИЛИ 3 1 четвертый элемент И 32, элемент ИНЕ 33 и п тый элемент И 34.

Предлагаема  система работгает следующим образом.

Б исходном состо нии все блоки 2-4 наход тс  в исправном состо нии. Блоки 2-4 тактируютс  общим блоком 1 синхронизации и синхронно выполн ют одну программу. По двунаправленным шинам 16 данных блоки 2-4 через коммутатор 12 обмениваютс  с внешним каналом . При приеме данных из канала коммутатор 12 транс-аирует их без обработки на все три блока 2-4. При выдаче данных в канал коммутатор 12 осуществл ет передачу данных от блоков 2-4 с поразр дной мажоритарной обработкой в соответствии с логическим выражением

Л А, А„ + А. А, +

А, А,

+

свидетельствуюцрнй о нормальном функционировании блоков 2-4. При по влении на выходе одного из элементов 1719 сигнала, отличного от сигналов на выходах двух других, что ;.южет иметь место при ошибке в комплекте, св занном с этим элементом контрол , на выходах элементов ИСКЛЮЧАЩЕЕ И.ГО-1 20 формируетс  двоичный код, численное значение которого равно номеру отказавшего комплекта.

При ошибке в блоке 2 формируетс  код 01, при ошибке в блоке 3 - код 10, при ошибке в блоке 4 - код 11. По синхроимпульсу, поступающему через элемент И 22 на .вход стробировани  регистра 21, этот код записываетс  в указанный регистр 21 и выдаетс  с его выходов на шину 6. нулевом значении кода элемент ИЛИ 23 формирует сигнал, переключающими триггер 24. С инверсного выхода триггера 24 нулевой уровень поступает на вход элемента И 22 и запрещает прохождение синхроимпульсов на вход регистра 21. Таким образом, в регистре 21 и следовательно на шине 6 фиксируетс  код номера отказавшего комплекта . Код номера отказавшего комплекта по шине 6 .поступает на вьпиегде А,Л2, А - логическое значение разр да соответственно на выходе первого 2, второго 3 и третье;го 4 резервируемых вычислительных блоков. Обмен данными сопровойздаетс  сигналами на выходе-входах управлени , передаваемыми через коммутатор 13, и адресами, передаваемымк через коммутатор 11 . Возникновение отказа или сбо  в одном из блоков 2-4 фиксируетс  блоком 5, на входы которого поступают данные с шин 16 от блоков 2, 3 и 5 и синхросигналы с блока 1. Коды с шин 16 поступают ьна входы элементов 17-19, каждый из которых формирует сигнал нечетности кода на соответствующей шине 16. С выходов элементов 17-19 сигналы поступают на входы элементов ИСКЛОЧАЮШЕЕ ИЛ11 20, формирующих код номера отказавшего комплекта. При совпадении сигналов. поступающих с выходов элементов 17 19, на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 20 формируетс  нулевой код. сто щее внешнее устройство управлени , информиру  его о техническом состо нии системы, а также на входы элемента 25, вход щего в состав блока 7. Элемент 25 осуществл ет управление коммутаторами 11-13 посредством формировани  команд на шине 10. В качестве входной информации дл  формировани  команд элемент 25 использует помимо сигналов на шине 6 также сигналы, поступающие по шинам 8, 9 и 15. При поступлении по шине 6 ненулевого кода номера отказавшего комплекта элемент 25 формирует на шине 10 команду, по которой коммутаторы 11-13 переключаютс  на обмен с одним из двух оставшихс  исправными комплектов. Такое же переключение на работу с одним из комп лектов может осуществл тьс  вьш есто  щим устройством управлени , подачей сигнала на соответствующую шину 8, при этом элемент 25 формирует на шине 10 команды, по которым коммутаторы 11-13 переключаютс  на обмен с комплектом, код номера которого пода на шину 8, вне зависимости от кода на итне 6. В том случае если возникша  в одном из блоков 2-4 неисправность  вилась следствием сбо , в сие теме предусмотрена возможность восстановлени  работоспособности. Восстановление достоверности информации в пам ти отключенных после обнаружени  ошибки резервируемых вычислительных блоков осуществл етс  перезаписью всего массива информации из пам ти работоспособного резервируемого блока (ведущего блока). Про цедура восстановлени  инициируетс  по внешнему разрешающему сигналу, п тупающему на шину 9. По этому сигна лу и в соответствии с кодами на шинах 6 и 8 элемент 25 формирует кома ды, по которым коммутаторы 11 и 12 переключаютс  на передачу информаци от ведущего блока к двум другим вос станавливаемым блокам. Одновременно вход ща  в состав блока 7 схема вос становлени , вьшолненна  на элементах 26-34, выдает на восстанавливаемые резервируемые вычислительные блоки сигналы, перевод щие их в режим записи и пр мого доступа к пам  Сигнал дл  блока 2 формируетс  эле

ментами 26-28, сигнал дл  блока 3 элементами 29-32, сигнал дл  блока 4 элементами 33 и 34. Сигналы пр мого

чей программы.

Использование изобретени  позвол ет повысить надежность системы за доступа на те или иные резервируемые BbRИcлитeльныe блокивыдаютс  по сигналу на 9 в зависимости от кодов на шинах 6 и 8. При этом более высокий приоритет имеют коды на шине 8. При наличии на шине 8 отличного от нул  кода сигналы пр мого доступа выдаютс  на два резервируемых вычислительных блока с номерами, не равными значению кода на шине 8. При нулевом значении кода на шине 8 выдача сигналов пр мого доступа осуществл етс  в зависимости от кода на шине 6. При значении.кода на шине 6, равном единице (01), сигналы выдаютс  на первый 2 и третий 4 вычислительные резервируемые блоки, второй резервируемый вычислительньвТ; блок 3 ведущий . При значении кода на шине 6, равном двум (01) или трем (11), сигналы вьщаютс  на второй 3 и третий 4 резервируемые вычислительные блоки, первый резервируемый вычислительный блок 2 - веду1ций. Кроме того, сигнал восстановлени  с шины 9 поступает на входы прерьшани  резервируемых вычислительных блоков 2-4. По этому сигналу ведущий блок переходит к подпрограмме восстановлени . При переходе к подпрограмме состо ние процессора ведущего блока (содержимое рабочих регистров и счетчика команд) заноситс  в пам ть блока . Подпрограмма восстановлени  заключаетс  в пересылке всего массива информации из пам ти ведущего блока в пам ть восстанавливаемых блоков. По окончании подпрограммы восстановлени  вeдyщIiй блок через коммутатор 13 выдает сигнал на шину 14.Этот сигнал поступает на вход сброса триггера 24 блока 5. Триггер 2Д переключаетс , на второй вход элемента И 22 поступает с выхода триггера 24 уровень логической единицы, разреша  прохождение синхроимпульсов на стробирующий вход регистра 21. Первым же синхроимпульсов в регистр 21 заноснтс  нулевой код, который.поступает на шину 6. Этим заканчиваетс  цикл восстановлени , и система приходит в исходное состо ние с мажоритарной обработкой сигналов от всех трех комплектов. После этого блоки 2-4 синхронно начинают выполнение рабосчет того, что сбои, происход щие в мажоритарных коммутаторах, не привод т к искажению информации в резервируемых вычислительных блоках. Преимуществом системы также  вл етс  возможность внешнего контрол  и управлени  ее техническим состо нием. Система защищена от сбоев как в данных так и в адресной и управл ющей информации. Благодар  магистральной организации 1 2710 системы она может быть легко реализована на элементной базе БИС/при этом в качестве мажоритарных коммутаторов удобно использовать интерфрейсные БИС, например 583XJ11 . Возможность реализации системы на БИС позвол ет добитьс  значительного ее упрощени , повышени  надежности и снижени  стоимости .

Claims (3)

1. РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая резервируемые вычислительные блоки, выходы которых подключены к первым, вторым и третьим информационным входам мажоритарных блоков и блоков контроля, о т л и ч а torn а я с я тем, что,с целью повышения надежности, она содержит блок управления обменом, блок синхронизации, а можоритарные блоки выполнены в виде мажоритарных коммутаторов данных адреса и управления, первый, второй и третий информационные входывыходы которых соединены соответственно с выходами-входами данных адреса и управления каждого резервируемого вычислительного блока, первый выход блока управления обменом присоединен к управляющим входам мажоритарных коммутаторов, второй выход - к входам прямого доступа в память резервируемых вычислительных 'блоков.первые входы - к выходам блока контроля, второй вход - к первому выходу мажоритарного коммутатора управления, третий вход - к внешней шине номера резервируемого вычислительного блока и четвертый вход к внешней шине восстановления и входам прерывания резервируемых вычис лительных блоков, выход блока синхронизации подключен к синхровходам резервируемых вычислительных блоков и блока контроля, вход сброса блока контроля присоединен к второму выходу мажоритарного коммутатора управления .

2. Система по π. 1, о т л и чающая с я тем, что блок контроля содержит три элемента контроля по модулю два, входы которых присоединены к соответствующим входам блока, выходы первого и второго элементов контроля по модулю два присоединены к первым входам первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых присоединены к выходу третьего элемента контроля по модулю два, а выходы - к первым D-входам регистра, выходы регистра присоединены к выходам блока и через первый элемент ИЛИ к первому входу 53-триггера, второй вход которого присоединен к входу сброса блока, а инверсный выход - к первому входу первого элемента И, второй вход которого подключен к синхровходу блока, а выход - к С-входу регистра.

3. Система по π. 1, отличающаяся тем, что блок управления обменом содержит элемент постоянной памяти, соответствующие входы которого присоединены к первым, вторым, третьим и четвертому входам блока, а выходы - к первым входам блока, выходы первого элемента ИЛИ-HE присоединены соответственно к младшему разряду третьих входов блок и к старшему разряду первых входов блока, а выход - к первому входу второго элемента ИЛИ, второй вход которого при

SU _т, 1101827 соединен к старшему разряду третьих входов блока, а выход - к первому входу второго элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему второму выходу блока, младший и старший разряд первых входов блока присоединены соответственно к прямому и иверсному входам третьего элемента И, выход которого присоединен к входу второго элемента ИЛИ-HE, второй вход которого соединен со старшим разрядом третьего входа блока, а вы ход - с входом третьего элемента ИЛИ, второй вход которого соединен с младшим разрядом третьих входов блока, а выход - с первым входом четвертого элемента И, второй вход которого соединен с четвертым входом блока, а выход - с соответствующим вторым выходом блока, третьи входы блока через элемент И-НЕ присоединены к входу пятого элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему второму выходу блока.