JPH0792765B2 - 入／出力コントローラ - Google Patents

入／出力コントローラ

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JPH0792765B2
JPH0792765B2 JP61107536A JP10753686A JPH0792765B2 JP H0792765 B2 JPH0792765 B2 JP H0792765B2 JP 61107536 A JP61107536 A JP 61107536A JP 10753686 A JP10753686 A JP 10753686A JP H0792765 B2 JPH0792765 B2 JP H0792765B2
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、緊密に接続された２重モジュール形冗長プロ
セッサシステム、直接メモリアクセスモジュール及びプ
ロセッササポートモジュールを用いた高レベル自己検査
式知能入／出力（I/O″）コントローラに関する。特に
本発明は、ロックステップで動作する一対のプロセッサ
を用い、エラー保護データ及びアドレスバスと、モルフ
ィック縮少回路の形の自己検査チェッカーによってチェ
ックされた２重路線化真−補数制御信号を与えるI/Oコ
ントローラに関する。本発明は、時間と位置に関して内
部の障害を検出し、突き止め及び隔離することによって
高度なデータの完全性を与えるのに適している。
（従来の技術） 市販されている既存のマイクロプロセッサは、内部の障
害からそれぞれのアドレス、データ及び制御バスを保護
し得ない。従ってこのようなプロセッサは、システムの
障害がエラーを生じた場合でも、システム内でデータを
中断または汚染することなく多量のデータを高い処理速
度で扱わねばならないオンライン式のデータ処理分野
等、データの完全性と障害の許容限界が重要である分野
には適していない。一部の従来のシステムはアドレスバ
スとデータバスについてエラーの保護を与えているが、
制御バスやラインに対しそのような保護を与えているも
のは存在しない。これらの制御信号が保護されないと、
一定の障害を迅速に検出できないため、エラーがシステ
ムを通って伝播してしまい、障害の隔離がより困難とな
る。エラーの伝播はデータの変造を生じ、これは多くの
分野で許容できない。そのため当該分野では、アドレ
ス、データ及び制御信号のエラーに対して保護できるシ
ステムが必要とされていた。
（発明が解決しようとする問題点） 従って本発明の主目的は、２重モジュール形冗長プロセ
ッサシステムのアドレス、データ及び制御バス上におけ
る全ての単一点障害と一定クラスの複数点障害を検出
し、突き止め、更に隔離することにある。
本発明の別の目的は、アドレスバス、データバス及び制
御バスを、静止状態または一時状態において単一点障害
から保護することにある。
本発明の別の目的は、バスのサイクル毎に単一点障害を
検出することにある。
本発明の別の目的は、そのときの検出されている同じバ
スサイクルまたは次のサイクルで、検出された全障害を
報告することにある。
本発明の別の目的は、時間または位置のいずれかについ
て、伝播する前に内部の障害の検出、位置突き止め、隔
離及び報告を行い、障害の判定と補正を大巾に容易とし
信頼性を高めることにある。
本発明の別の目的は、市販されている冗長対のマイクロ
プロセッサロックステップで動作し、アドレス、データ
及び制御エラーに対して保護された内部システムバスを
提供すると共に、高度なデータの完全性を保障すること
にある。
（問題点を解決するための手段） 本発明は、緊密に接続された２重モジュール形冗長プロ
セッサシステムとして動作する一対の市販されている既
存のマイクロプロセッサを用いた入／出力コントローラ
アーキテクチャから成る。本発明のI/Oコントローラは
更に:2つのプロセッサ、直接メモリアクセス（DMA）モ
ジュール、プロセッササポートモジュール、及びメモリ
を有するプロセッサモジュール；装置駆動インタフェー
ス；及びチャネルインタフェースを備えて成る。
プロセッサは共通のクロックによりロックステップで駆
動され、内部システムバス（“ISB"）上に冗長な（例え
ば真と補数）アドレス、データ及び制御ストローブを与
える。一方のマイクロプロセッサは“真”プロセッサと
呼ばれ、他方は“補数”プロセッサと呼ばれる。各プロ
セッサがISBヘアアドレスとデータを出力し、そこから
データを入力する。ISBはパリティチェックと、冗長プ
ロセッサから与えられる真−補数対のモルフィック縮少
とによって、エラーに対し保護される。本発明における
プロセッサモジュール、装置駆動インタフェースおチャ
ネルインタフェースは、パリティ保護されたアドレスと
データ、２重線路化アドレス、データ及び制御信号、パ
リティ予測カウンタ、２重の状態マシン、及びパリティ
予測状態を用いた重複法によって、エラーに対し保護さ
れる。
各プロセッサは内部システムバスまたは制御ライン上
に、読み／書き動作に関する次の５種類の制御ストロー
ブを出力する：アドレスストローブ（“AS*”）；上位
データバイトストローブ（“UDS*”）；下位データバイ
トストローブ（“LDS*”）；データ認知ストローブ
（“DTACK*”）；及び読み／書きストローブ（“R/
W*”）。従って、各制御ストローブ毎に真−補数対の制
御信号（つまり各プロセッサから１つの信号）が存在す
る。冗長プロセッサからの冗長制御信号を用いてエラー
保護制御信号を与える際の１つの困難は、市販されてい
る既存のプロセッサがタイミングに許容限界を持ち、別
々のプロセッサで発生される同一の制御ストローブが時
間的にズレることがある。このため、タイミングズレの
可能性が考慮されないと、冗長制御ストローブの比較が
無意味になってしまう。本発明では、２つのライン上の
制御ストローク信号が２つのプロセッサのタイミング許
容限界内に同期化されると共に、追加の同期化手段を設
け、冗長制御ストローブを本発明のI/Oコントローラ10
全体を通じて比較可能とする。
アドレスバスパリティ発生器が、全アドレスについて奇
数のパリティビットを発生する。自己検査チェッカーつ
まりモルフィック縮少回路から成るアドレスチェッカー
が、２つのプロセッサによって与えられる真−補数対の
アドレスをチェックし、不一致を検出したらエラーを発
生する。データチェッカーが、両プロセッサによって共
用されている共通のメモリから読出されるまたは書込ま
れるデータについて、同様の機能を果す。真−補数の制
御ストローブは、制御チェッカーによって同様にチェッ
クされる。制御ストローブのいかなる不一致によって
も、地名的エラー検出器が一対の停止信号を生じ、その
一方がプロセッサの各々へ与えられそれらの処理を停止
せしめる。モルフィック縮少回路は自己検査式で、それ
らの回路自体内のいかなる障害もエラーとして検出され
る。本発明においては、対プロセッサ用の全ての割込信
号が２重線化され、各プロセッサによって独立にだが同
期して取り扱われる。このため、アドレス、データまた
は制御エラーを生じる唯一のエラーの種類は、割込ライ
ン自体における一時的または静的障害である。全ての単
一点障害と一定クラスの複数点障害は、バスの周期毎に
検出される。データパリティのエラーを除く全エラー
は、障害が生じているマイクロコード実行と同じサイク
ルで報告される。データパリティのエラーは次のサイク
ルで報告される。障害は高度な信頼度で、特定の装置
（つまり集積回路チップ）に突き止め位置が示され、シ
ステムに報告される。
本発明のシステムは、両方のプロセッサによってアクセ
スされる共通のメモリ及び追加の装置（読み／書き動作
で使われる回路等）を備えている。ISB上の非致命的エ
ラーはエラーチェッカーによって検出され、２重線化対
のバスエラー信号（つまり真−補数対の信号）を介して
両プロセッサに報告される。バスエラー信号に応答し、
両プロセッサはメモリ内のプログラムスペース（または
コードスペース）からのファームウェアを実行し、エラ
ーの原因トなった障害が生じているシステムエレメント
を突き止める。致命的なエラーは、２次週線路化停止信
号を介して２つのプロセッサの処理を停止させる。好ま
しい実施例では、次の種類のエラーだけが致命的であ
る：冗長アドレス、データまたは制御ストローブ間の不
一致及びプログラムコードスペース内のパリティエラ
ー。
本発明はDMAモジュールと２つのプロセスの各々間で、
次の３つの２重線路化バス仲裁ラインを使用する：バス
要求、バス許可；及びバス許可認知。バス要求及びバス
許可認知ラインがDMAモジュールから各プロセッサへ信
号を伝送し、バス許可ラインが各プロセッサからDMAモ
ジュールへ信号を伝送する。
（実施例） 第１図を参照すると、本発明のI/Oコントローラ10は次
の３つの主要な機能ブロックから成る：プロセッサブロ
ック20と付設のメモリ22;ポート制御つまりチャネルイ
ンタフェース30;及び装置インタフェース40。これらの
機能ブロック20、30及び40は、内部システムバス（“IS
B"）50で相互に接続されている。プロセッサブロック20
は第１〜６図に示すように、真プロセッサ114、補数プ
ロセッサ112、直接メモリアクセス（“DMA"）モジュー
ル300、及びプロセッササポートモジュール（“PSM"）4
00を具備する。メモリ部22はISB50を介し、プロセッサ
ブロック20へ相互通信可能に接続されている。バッファ
108と102は、当該分野で一般に使われている種類のデー
タバッファである。
第１図のプロセッサブロック20を詳細に示した第２図を
参照すると、本発明のI/Oコントローラ10は、共通のク
ロック116からのロックステップで緊密に接続された２
重モジュール形冗長コンピュータプロセスシステムとし
て動作する２つの市販されている既存マイクロプロセッ
サ112、114（例えばモトローラ社MC68000型マイクロプ
ロセッサ）を具備する。アドレスバス174に非反転バッ
ファ118（電気的駆動能力を増大するための電気的バッ
ファ）を有するプロセッサ114は“真”プロセッサと呼
ばれ、アドレスバス172に反転バッファ120（電気バッフ
ァ）を有し、データバス136に反転バッファ146を有する
プロセッサ112は“補数”プロセッサと呼ばれる。真プ
ロセッサ114と補数プロセッサ112は共通のメモリ22内
で、パリティ保護されている共通のプログラムスペース
つまりコードスペース（図示せず）を共用している。プ
ログラム112、114は複数の124、126及び128も共通にア
クセスし、これらの装置は例えば第１図に示すように書
込フォーマッタチップ44、読取フォーマッタチップ48ま
たはDMA300である。本発明を逸脱することなく必要また
は所望に応じ、使用する装置の数はもっと多くしても少
くしてもよい（第５図参照）。
ISB50はアドレスバス部132（第３図参照）、データバス
部130（第３図参照）及び制御バス部198（第５図参照）
を具備する。本発明のアーキテクチャはISB50のこれら
３つのバス部全て及びその他の制御ライン（図示せず）
を、障害によって生じるエラーに対して保護するもので
ある。（こゝで“エラー”とは、観測時に所定の一組の
入力状態に対する一組の観測出力中に生じる異常な状態
を意味し；“障害”とはロジック回路の物理的なエレメ
ントにおける異常な状態を意味し、“チェック可能性”
とはエラーを観測して障害を検出する能力を意味し、各
々の物理的障害は正常な一組の入力に対して異常な一組
の出力を生じるようなものであり；更に“テスト可能
性”とは障害の位置を突き止める能力を意味し、障害の
位置を突き止めるのに用いる一組の入力は“正常な”入
力でなくてもよい。）好ましい実施例においては、デー
タバス130が16ビットのデータと２つのパリティビット
（一方のパリティビットは上位データバイト用、他方の
パリティビットは下位データバイト用）を伝送し、アド
レスバス132が８ビットのアドレスと１つのパリティビ
ットを伝送する。また好ましい実施例において、データ
バス130とアドレスバス132と３状態（つまり理論１と理
論０の状態と“デッド”ゾーン内の電圧レベルに対して
非アクティブ状態）である。
本発明では、システムのレベルエラーが２つのグループ
に分けられる：致命的と非致命的。致命的エラーは、破
壊的なもので、コントローラ10を停止せしめる。非致命
的なエラーは、両プロセッサ112と114による例外処理を
開始する。例外処理は、メモリ22内に記憶され非致命的
なエラー信号に応じて実行されるマイクロコードによっ
て制御される。場合によっては、１つ以上の非致命的な
エラーが致命的なエラーとなり、両プロセッサ112と114
による処理を停止させることもある。
プロセッサ112、114はそれぞれデータポート136、134を
有する。真プロセッサ114のデータポート134は非反転バ
ッファ138（電気的バッファ）を介してデータチェッカ
ー140に接続され、ISB50のデータバス130を介してパリ
ティチェッカー／発生器142に接続されている。補数プ
ロセッサ112のデータポート136は非反転バッファ144
（電気的バッファ）を介してISBのデータバス130に接続
され、データは反転されずにISBのデータバス130から補
数プロセッサ112へ通過可能である。またデータは反転
バッファ146（電気的バッファ）を介し、補数プロセッ
サ112のデータポート136からのデータチェッカー140へ
通過する。
つまり、データチェッカー140（PSM400内に含まれてい
る）は真の一組のデータを真プロセッサ114（及び非反
転バッファ138）から受取り、補数の一組のデータを補
数プロセッサ112（及び反転バッファ146）から受取る。
データチェッカー140は、自己検査チェッカーとして機
能し、真のデータと補数のデータを比較する一般に使わ
れている型のモルフィック縮少回路（図示せず）を具備
する。真及び補数のデータバスはモルフィック縮少によ
って各書込サイクル毎にデータチェッカー内でチェック
縮少され、一対の真−補数信号となる。真及び補数間の
不一致（すなわち補数データバスからのデータビットが
真データバスからの対応するデータの補数でない場合）
あるいは自己検査チェッカー回路自体（図示せず）内の
エラーは、致命的なエラーである。致命的なエラーがデ
ータチェッカー140で検出されると、真−補数対の形式
のエラー信号が一対の致命的データエラーライン148を
介し、後述する致命的エラー検出器150に伝送される。
致命的エラー検出器150の出力は、プロセッサ112、114
の停止入力156、158にそれぞれ接続された一対の致命的
エラーライン152、154である。従って、致命的エラーラ
イン152、154がデータの不一致またはデータチェッカー
140内でのエラーの検出に応じてアクティブになると、
両プロセッサ112と114が停止される。
データチェッカー140によってエラーが検出されない
と、チェック済データがパリティチェッカー／発生器14
2で使われ、上位及び下位データバイトと、下位バイト
偶数データパリティビットと、上位バイト偶数パリティ
ビットをデータバス130上に発生する。好ましい実施例
では、データエラーの保護範囲を改善し、データのバイ
トまたはワードのいずれでの動作も可能とするため、２
つのデータパリティビットを用いる。以下説明するよう
に、全てはI/Oマップレジスタがそこに書込まれつゝあ
るデータパリティが正しいかどうかをチェックし、いず
れのエラーも同じバスサイクルで両プロセッサ112、114
に報告される。パリティチェッカー／発生器142が両プ
ロセッサ112、114による読取動作中パリティエラーにつ
いてデータバス130をモニターし、検出されたエラーは
ライン160上の真−補数対の非致命的エラー信号を介し
てエラーチェッカー162に報告され、エラーチェッカー1
62がプロセッサ112、114のバスエラー入力168、170にそ
れぞれ接続れれたライン164、166上に一対の非致命的エ
ラー信号を生じる。パリティチェッカー／発生器142で
検出されたパリティエラーは、メモリ22内に記憶された
該当のファームウェア（図示せず）を例外ベースで実行
して障害回路を突き止めるプロセッサ112、114によって
処理される。パリティチェッカー／発生器142は、書込
動作中にパリティビットを発生する。
こうして、バイト長パリティがデータバス上に発生され
チェックされる。好ましい実施例では、パリティ制御レ
ジスタ（図示せず）内に４ビットのパリティ制御が存在
する。マイクロコード制御下にあるこれらの４ビット
が、下位または上位バイトに奇数パリティを発生し、下
位または上位バイトに関するパリティチェックを不能と
する。パリティチェックが不能でなければ、読取動作で
偶数パリティが必ずチェックされ、書込動作では偶数パ
リティが必ず発生される。
読取動作中では、偶数パリティがチェックされる。エラ
ーが発生する場合には、次の２つの可能性がある：
（１）コードスペースからの読取りで、エラーがコント
ローラを停止させる致命的なものとして定義される場
合；または（２）データスペースからの読取りで、バス
エラーがプロセッサ112と114に出力され、例外処理が開
始される場合である。
補数プロセッサ112は反転バッファ120を介してISBのア
ドレスバスにアドレスを出力するアドレスポート172を
有し、真プロセッサ114は非反転バッファ118を介してIS
Bのアドレスバス132にアドレスを出力するアドレスポー
ト174を有する。反転バッファ120により、各アドレスビ
ットの補数が補数プロセッサ112から、DMA300の一部で
あるアドレスチェッカー176に与えられる。真プロセッ
サ114からは、真のアドレスビットがアドレスチェッカ
ー176に与えられる。直接メモリアクセスが動作モード
にある間を除き、これら２組のアドレスラインが、当該
分野で周知な型の自己検査チェッカーつまりモルフィッ
ク縮少回路（図示せず）から成るアドレスチェッカー17
6によってチェックされる。真−補数対のアドレスビッ
トが不一致だと（つまり一方のビットが他方のビットの
補数でないと）、アドレスチェッカー176が真−補数対
の致命的アドレスエラー信号をライン178上に生じる。
アドレスチェッカー176は自己検査式なので、アドレス
チェッカー176自体内のいづれの障害も、真−補数対の
致命的アドレスエラー信号をライン178上に生じる。致
命的アドレスエラー信号はライン178を介して致命的エ
ラー検出器150に与えられ、致命的エラー検出器150は致
命的データエラーに関連して上述したのと同じように応
答する。従って、アドレスの不一致あるいはアドレスチ
ェッカー176内に障害が存在すると、両プロセッサ112と
114が停止される。アドレスエラーは、全て同じバスサ
イクルでアドレスチェッカー176によって検出され、致
命的エラー検出器150により致命的エラーとして処理さ
れ停止を生じる。
通常のプロセッサ読み／書きモード中、チェック済の真
−補数アドレスがアドレスバスパリティ発生器180に入
力され、アドレスの全域にわたって奇数パリティを発生
し、これがISBのアドレスバス132に供給れれる。そして
奇数パリティビットを持つ真のアドレスビットが、ISB
のアドレスバス132上を伝送されるビットを構成する。
好ましい実施例において、例えば装置124、126及び等全
ての周辺回路は、かかる該当の装置が選ばれその内部レ
ジスタがアドレスされたとき、各読み／書き動作毎にIS
Bアドレスバス132上のアドレスのパリティをチェックす
るロジック回路を備えている。装置124、126及び128で
検出されたパリティエラーは致命的なエラーとして扱わ
れ、各装置は真−補数対の非致命的エラー信号をそれぞ
れライン対184、186及び188上に生じ、これらの信号は
上述したパリティチェッカー手段142で検出されたデー
タパリティエラーと同じ方法で処理を行うエラーチェッ
カー162に送られる。このようなエラーは、障害回路を
突き止める割込中、適切なマイクロコード命令を実行す
るプロセッサ112、114によって処理される。
直接メモリアクセス動作モード中には、DMA300内のアド
レスカウンタ（図示せず）によって奇数パリティが発生
される。このアドレスパリティはアドレスインタフェー
スバッファ（図示せず）で、DMA300内の内部でチェック
される。このチェック中に見つかったエラーにより、DM
A300が直接メモリアクセスを停止させると共に、ISBバ
ス50を放棄する。さらに、直接メモリアクセス時にアド
レスバス132上のアドレスのパリティをチェックするた
め、外部のアドレスバスパリティチェッカー（図示せ
ず）も使える。このような外部アドレスバスパリティチ
ェッカーによってエラーが検出されると、直接メモリア
クセスが停止され、ISBバス50の制御が放棄される。
プロセッサ112は制御ストローブ出力190を有し、プロセ
ッサ114は制御ストローブ出力192を有する。プロセッサ
112と114はそれぞれの制御ストローブ出力190と192に次
の各組のISB制御ストローブを発生する：アドレススト
ローブ；上位データストローブ；下位データストロー
ブ；データ認知ストローブ；及び読み／書きストロー
ブ。これら５種類のストローブは、読取及び書込動作を
実行するのに使われる。５種類の各ストローブ毎に、真
のストローブが真プロセッサ114によって、また補数の
ストローブが補数プロセッサ112によって共に制御チェ
ッカー/ISB発生器194に与えられる。制御チェッカー/IS
B発生器194で受取られる真−補数対の制御ストローブ
は、プロセッサ112と114のタイミング許容限界内で同期
化されている。以下述べるように、各制御ストローブは
PSM400の一部から成る制御チェッカー/ISB発生器194に
よって更に同期化される。制御ストローブ出力190、192
からの５種の信号でなる２つのグループの制御チェッカ
ー/ISB発生器194内の自己検査チェッカー（つまりモル
フィック縮少回路）によって比較され、その不一致（つ
まり真−補数対でないプロセッサ112及び114からの対応
するストローブ信号の検出）が致命的エラーとして扱わ
れる。不一致を検出すると、制御チェッカー/ISB発生器
194が真−補数対の致命的エラー信号を生じ、これらの
信号は一対のライン196を介して致命的エラー検出器150
に与えられる。致命的エラー検出器150は、アドレスチ
ェッカー176及びデータチェッカー140に関連して上述し
たのと同じように致命的エラー信号を処理する。
全てのデータ及びアドレスチェックと独立な制御ストロ
ーブのこのチェックは、次の２つの重要な設計目標を達
成する：（１）制御バス190または192へのエラーを隔離
し、障害追跡を容易化すること；及び（２）エラーの伝
播を防ぎ、エラーが生じている状況を退避させること
で、これは特に一時的で断続的なエラー状態を突き止め
るのに重要である。
制御ストローブをチェックするには、設計上の要求が幾
つか存在する。両プロセッサ112と114が共通のクロック
116で駆動されても、各部の構造におけるプロセス変動
のため一方のプロセッサがその最小の遅延仕様で動作
し、他方のプロセッサがその最大の遅延仕様で動作する
ことがある。このため、２つのプロセッサ112と114が同
一の仕様を持ち、共通のクロック信号で動作しても、そ
れらの出力信号が相互に時間的にズレてしまう。データ
の読取及び書込におけるこの影響は、もっと厳密なセッ
トアップと限界の保持を必要とする。ロックステップさ
れたプロセッサ112、114におけるズレの可能性のため、
例えばアドレスとデータストローブは、読取の場合、遅
い方のプロセッサがデータを読取るまで（つまり最後の
ストローブが消え去るまで）データがデータバス130上
に保持される一方、書込の場合には、遠い方のプロセッ
サの書込ストローブが非アクティブになったとき（つま
り最初のストローブが消え去るとき）データが書込まれ
るように、同期化されねばならない。上記を達成するた
め、独立のアドレスがプロセッサ112、114にラッチさ
れ、２つのデータストローブのうち後の方が消え去るま
で保持される。これらのラッチされたアドレスバスが、
チップの選択とデータのアクセスに使われる。従ってデ
ータは、両方のプロセッサ112と114が同じデータを読取
るのに充分な長さだけ保持される。メモリ22用の書込ス
トローブは、第１のデータストローブに応じて出力され
る。同じく、アドレスとチップの選択は、最後のデータ
ストローブが消え去るまで、つまりアドレスが有効とな
りメモリへの書込みに必要な保持時間が経過するまで保
持される。
読取動作用の第7B図に示したタイミング図は、真−補数
対のアドレスストローブAS*〔Ｔ〕、AS*〔Ｃ〕及び読取
信号LAS*〔Ｔ〕を示している。読取動作はLAS*〔Ｔ〕が
アクティブな間を生じ、これは遅い方のアドレスストロ
ーブ（こゝではAS*〔Ｃ〕）がアクティブな場合に相当
する。同様に、書込動作用の第8B図に示したタイミング
図は、真−補数対のデータストローブDS*〔Ｔ〕とDS
*〔Ｃ〕を示している。書込動作は信号FDS*がアクティ
ブ（つまり低）な間生じ、これは両方のデータストロー
ブがアクティブな場合にのみ該当する。
従って、この発明では読み／書き動作用の厳しいタイミ
ング条件を考慮し、変形ストローブが制御チェッカー/I
SB発生器194によって発生される。この発生自体は自己
検査式になされ、２重線路されている。必要な同期化を
達成するのに適切な同期回路は、米国特許第4,700,346
号明細書に記載してある。
制御チェッカー/ISB発生器194からのこうした変形制御
ストローブをライン198を介してインタフェースする周
辺回路（例えば装置124、126及び128）は全て、上述の
ごとく非致命的な例外処理のための読取毎にそれらのラ
インをチェックするように構成されている。
パリティ保護も、共通メモリ22内のデータスペースに対
しパリティチェッカー／発生器142によって与えられ
る。パリティチェッカー142がメモリ22からのオペレー
ティングコードのチェック中にパリティエラーを検出す
ると、パリティチェッカー142が真−補数対の致命的エ
ラー信号を一対のライン141上に生じ、これによって致
命的エラー信号を致命エラー検出器150に与え上記と同
様の処理を行う。パリティチェッカー142がメモリ22か
らの読取動作中にパリティエラーを検出すると、真−補
数対の非致命的エラー信号がパリティチェッカー142に
よってライン対160上に生じてエラーチェッカー162に加
えられ、エラーチェッカー162は上記と同様に非致命的
エラーを処理する。
第１図を参照すると、チャネルインタフェース30は２重
のチャネルポート32A及び32B用のロジックから成る。チ
ャネルインタフェース30は中央処理装置CPU（図示せ
ず）からコマンドを受取って解釈し、I/Oコントローラ1
0とCPUの間でポート32A、32Bを介してデータの伝送を行
う。
装置インタフェース40はインタフェース制御及びフォー
マッタ回路（例えば書込フォーマッタモジュール44、フ
ォーマッタタイミングモジュール42、読取制御モジュー
ル46及び読取フォーマッタモジュール48）から成り、好
ましい実施例ではこれらの回路がISBバス50と２つのテ
ープドライブ（図示せず）間をインタフェースする。IS
Bバス50とインタフェースする点で特有だが、インタフ
ェース制御及びフォーマッタ回路自体はそのような機能
のため当該分野では通常使われているものである。
要約すれば、本発明の好ましい実施においては４種類の
致命的エラーが存在する。第１に、真及び補数のアドレ
スバスはDMA300内のアドレスチェッカー176によってチ
ェックされ、モルフィカルに縮少されて１つの真−補数
信号対を発生し、これがライン178を介して致命的エラ
ー検出器150に与えられる。第２に、真及び補数のデー
タバスは各書込サイクル毎にPSM400内のデータチェッカ
ー140によってチェックされ、モルフィカルに縮少され
て真−補数信号対を生じ、これがたライン148を介して
致命的エラー検出器150に与えられる。第３に、制御ス
トローブはPSM400内のデータチェッカー140によりチェ
ックされて１つの真−補数信号対へモルフィカルに縮少
され、これがライン196を介して致命的エラー検出器150
に与えられる。第４の致命的エラーはコードスペースパ
リティエラーで、パリティチェッカー142により検出さ
れて１つの真−補数信号対に縮少され、これがライン14
1を介して致命的エラー検出器に与えられる。
これらの致命的エラーは各クロックサイクル毎にラッチ
され、チェックされる。こうしたエラー信号は、実際に
はエラーが生じていないのに単なる理論遅延及びプロセ
ッサのタイミングズレの結果として、１クロック周期の
間にエラーが生じたと指示することもある。そこで好ま
しい実施例では、致命的エラーが実際のエラーと見なさ
れるためには、完全に２クロック周期の間アクティブで
なければならない。この点は、各致命的エラーのインジ
ケータが少くとも２クロック周期の間特定の状態に留ま
ることである。
致命的エラーの縮少、チェック及び同期化の結果、次の
２つの信号が生じる:DIEUDOG2とDIEUDOG*154。これらの
信号のいずれかまたは両方がアクティブになると、それ
は外部のロジック（図示せず）に与えられ、そのエラー
状態に応じて何をすべきかを求める。好ましい実施例で
は、PCM400内の致命的エラー検出器150が、プロセッサ1
12及び114の各々について独立の停止信号を発する。
非致命的エラーに関しては、各読取動作の終りに各装置
124、126及び128がプロセッサ112、114によってアクセ
スされつゝあるときにパリティエラーについてISB50を
チェックし、メモリ22がプロセッサ112、114でアクセス
されつゝあるときに、パリティチェッカー／発生器142
がパリティをチェックする。このチェックの結果は（真
−補数の形で）ラッチされ、ERRと呼ばれる１つの真−
補数信号対を介しライン184、186、188及び160上へそれ
ぞれ報告される。PSM400内のエラーチェッカー162がERR
信号対を受取り、モルフィック縮少を用いてそれらを１
つの信号対に縮少する。最後に、この信号対のXORがと
られ障害をチェックする。障害が検出されると、各プロ
セッサ112、114毎にそれぞれ２つの独立なバスエラー信
号がライン164、166上に発生される。
プロセッサ112及び114によってバスエラーが検出される
と、実行されつゝある現時点のバスサイクルが中断さ
れ、アドレスとデータがスタックにプッシュされ、プロ
セッサ112、114による例外処理が、メモリ22内に記憶さ
れたプログラム中の所定位置へジャンプした後開始す
る。プログラムは、エラー信号を引き起した障害を突き
止めるように定式化されている。装置のアクセスエラー
で生じたバスエラーは、そのエラーを生じたバスサイク
ル中に報告される。つまり、アドレスは装置に固有であ
るから、エラー装置はプッシュされたアドレスを読取る
ことによって求められる。アドレスは、プロセッサ112
及び114間ですでにチェックされ、アドレスエラーはい
ずれも致命的エラーであるため、正しいと見なせる。デ
ータパリティエラーは、そのエラーを生じたバスサイク
ル直後のバスサイクルで報告される。
好ましい実施例において、バスエラー（パリティまたは
装置エラー）の原因はPSM400内のエラー原因（“EC"）
レジスタ（図示せず）を読取ることによって求められ
る。ECレジスタ内の各所定ビットが、次の３種のエラー
検出を指示するように設定される：（１）データスペー
スからの読取中における上位または下位データバイトの
パリティエラー、（２）装置アクセス中における装置エ
ラー、または（３）DMA300の動作中におけるエラー。装
置アクセス中におけるパリティエラー検出でバスエラー
が発生していると、PSM400が次のバスサイクルでバスエ
ラーをマスクする。これは、信号障害によって２重のバ
スエラーが生じるのを防ぐためである。アドレス、デー
タ及び制御ストローブをサイクル単位でチェックするこ
とで、一時的エラーを検出できる。
また本発明では両プロセッサ112及び114がロックステッ
プで動作するのを保証するため、ライン178、148、14
1、196、152及び154に生じたエラー信号とライン160、1
84、186、188、164及び166に生じたエラー信号が、エラ
ーまたは停止信号の発生している装置内あるいは（上述
のごとく）PSM400内に含まれた周期手段によって同期化
される。停止及びエラーの各信号はそれぞれ、プロセッ
サ112及び114の異った種類の割込みを生じる（第６図は
３種類の割込みを示す）。
第３及び６図を参照すると、DMA300はチャネルインタフ
ェース30や装置インタフェース40（例えば装置124、126
及び128とインタフェースする）とメモリ22の間でデー
タのブロック転送を行う。DMA300は４組のハンドシェー
クライン（各ポート毎に６ラインの４ポート；図示せ
ず）を持ち、好ましい実施例では、そのうち２組がプロ
セッサシステム（例えばKatzman等に付与されTandem Co
mputers社に譲渡された米国特許第4,228,496号に記載さ
れているTandem Computers社製ノンストップ型コンピュ
ータの１つ）に対するチャネルポート転送用で、残り２
組のハンドシェークラインが装置転送用である。また好
ましい実施例では、４つのハンドシェークポートのうち
いずれの２つも同時にアクティブになることは許されな
い。
第６図を参照すると、本発明はDMA300と各プロセッサ11
2、114の間で３本のバス仲裁ライン（好ましい実施例で
はISB50と独立）を用いる：バス要求；バス許可；及び
バス許可認知。（つまり各１組のハンドシェークライン
は６本のラインを必要とする。）バス要求及びバス許可
認知ラインはDMA300によって発生された信号を伝送し、
バス許可ラインはプロセッサ112、114によって発生され
た信号を伝送する。第６図に示すように、DMA300は２重
線路化されたバス要求及びバス許可認知信号を発生し、
それらを各プロセッサ112、114へ独立に与える。２重線
路化バス許可信号は各プロセッサ112、114から発生さ
れ、DMA300によってチェックされる（プロセッサ112、1
14からの信号が真−補数対を構成することに留意）。バ
ス要求及びバス許可認知信号は、プロセッサのクロック
（図示せず）と同期されている。
DMA300のコントローラ状態マシン（図示せず）がDMA300
内で２重化され、各状態マシンの出力がそのクロックサ
イクル毎にチェックされ、それらの出力が一致すること
を確かめる。DMA300によるアドレスの発生は、パリティ
予測２進カウンタによって保護される。上記ロジックの
いずれかで検出されたエラーは、DMA300の内部エラーレ
ジスタ（図示せず）に格納される。いかなるエラーの検
出によってもDMA300はエラー状態に入り、この結果DMS3
00がISB50に対する制御を放棄する。次いでプロセッサ1
12及び114がISB50に対する制御を再開し、内部エラーレ
ジスタをチェックして、DMA300による直接メモリアクセ
ス中にエラーが生じたかどうかを判定する。何らかのエ
ラーが内部レジスタに格納されていると、プロセッサ11
2及び114が該当のマイクロコードを実行し、そのエラー
を突き止めて隔離する。
DMA300による直接メモリアクセス中、ISB50のデータバ
ス部は独立のパリティチェック回路（つまりデータソー
スである装置またはデータをアクセスしている装置−例
えば第２図中のメモリ22あるいは装置124、126及び12
8）によってモニターされ、いずれのエラーもPSM400の
内部パリティ状態レジスタ（図示せず）に格納される。
直接メモリアクセスの動作後、プロセッサ112及び114が
DMA300内部エラーレジスタの状態とPSM400のパリティ状
態レジスタの状態を読取り、直接メモリアクセスが正常
に完了されたかどうかを確かめる。これによって障害が
迅速に隔離され、データの汚染を最少限化する。入力固
定のDMAハンドシェークライン（第６図参照）はタイム
アウト機構を用いて扱われ、書きのごとくこのタイムア
ウト機構によってISB50の制御がプロセッサ112及び114
に戻される。
タイムアウト機構はPSM400内の16ビットカウンタ（“ウ
ォッチドッグ”カウンタ；図示せず）を使用する。この
カウンタは別個のクロック入力と、カウンタのオーバフ
ロー時またはパリティ予測回路（図示せず）におけるエ
ラー検出時にアクティブとなる出力とを有する。またカ
ウンタは16ビットの線形フィードバックシフトレジスタ
（擬似ランダムシーケンス発生器）を用い、ゼロ制御が
構成される。オーバフローは２**16−１のカウントで生
じる。このカウンタはソフトスタート可能形である。GO
WDビットがオフ（０）のとき、カウンタはリセット状態
に保持され、GOWDビットがセット（１）されると、カウ
ンタはカウントを開始する。ウォッチドッグレジスタに
書込が成される度に、ウォッチドッグカウンタはリセッ
トされる。これによって、ウォッチドッグカウンタは１
回の動作でリセットとスタート可能である。DMA300がIS
B50の制御をプロセッサ112、114へ戻す前にカウントが
所定の値に達すると、エラー信号がDMA300に対して発生
され、ISB50の制御が自動的にプロセッサ112、114へ立
ち返る。
チャネルインタフェース30とメモリ22の間での直接メモ
リアクセス転送については、ハンドシェークインタフェ
ースのチェックによって追加の保護が与えられる。ハン
ドシェークインタロックのエラーがチャネルインタフェ
ース30で検出されると、同インタフェースがそのDMA要
求ライン（図示せず）を非アクティブ化し、DMA300がIS
B50を放棄するのを可能とする。
好ましい実施例では、DMAコントローラ300がFIFO方式で
16K×ｎビットのRAMを管理するが、その他の方式でもよ
い。本発明の２つのコントローラと２重の補助回路を用
い、（チャネルと装置間で）インタリーブ転送すること
も可能である。
このアーキテクチャは、データ転送についてサイクルス
ティールモードとバーストモードの両方に向いている。
DMA300要求ライン（図示せず）とDMA300制御ストローブ
ライン（図示せず）を一緒に接続することによって、DM
A300は装置転送についてサイクルスティールモードの動
作が可能に構成できる。
以上本発明の好ましい実施例を例示し説明したが、本発
明はこゝに開示した構成に限られず、特許請求の範囲に
限定れれた発明の範囲に含まれる全ての変形及び変更に
対する権利が保留されていることが理解されるべきであ
る。
【図面の簡単な説明】
第１図は本発明の処理、チャネルインタフェース、装置
インタフェース及びメモリ各機能ブロックのブロック
図； 第２図は本発明の緊密に接続れれた２重モジュール形冗
長コンピュータプロセッサシステムのブロック図； 第３図は本発明のアーキテクチャのアドレスバスのブロ
ック図； 第４図は本発明のアーキテクチャのデータバスのブロッ
ク図； 第５図は本発明のアーキテクチャの制御バスの読み／書
きラインのブロック図； 第６図は本発明のアーキテクチャの制御バスの割込及び
バス仲裁ラインのブロック図； 第7A図は読取動作のタイミング問題を解決するための本
発明の回路の論理図； 第7B図は読取動作時に制御を行う１つの制御ストローブ
と２つの読取制御ストローブ間の関係を示すブロック
図； 第8A図は書込動作のタイミング問題を解決するための本
発明の回路の論理図；及び 第8B図は書込動作時に制御を行う１つの制御ストローブ
と２つの書込制御ストローブ間の関係を示すブロック図
である。 22……メモリ手段、50……内部システムバス手段、112
……（補数）プロセッサ手段、114……（真）プロセッ
サ手段、140……データチェッカー手段、142……パリテ
ィチェック手段、150……致命的エラー検出器、162……
エラーチェッカー、176……アドレスチェッカー手段、1
94……制御チェッカー手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク エス ウォーカー アメリカ合衆国 カリフォルニア州 95129 サン ホセ カンタベリー コー ト 6593 (72)発明者 エドワード ジェイ ローデス アメリカ合衆国 カリフォルニア州 95030 ロス ガトス ロバーツ ロード 55−ディ (72)発明者 アルバート エス ルイ アメリカ合衆国 カリフォルニア州 95148 サン ホセ コバート ドライブ 3608 (56)参考文献 特開 昭58−137057（ＪＰ，Ａ) 特開 昭59−95626（ＪＰ，Ａ)

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】アドレスエラーとデータエラーと制御エラ
    ーに対してシステムを保護するための２つの冗長プロセ
    ッサを有し、該２つの冗長プロセッサが、それぞれ、ア
    ドレス信号とデータ信号と制御信号の真の組及び補数の
    組を与えているシステムにおいて： アドレス信号の、真の組と補数の組とを比較し、不適比
    較と判定されると真のアドレスエラー信号及び補数のア
    ドレスエラー信号で成る対のアドレスエラー信号を発生
    するアドレスチェッカー手段； データ信号の、真の組と補数の組とを比較し、不適比較
    と判定されると真のデータエラー信号及び補数のデータ
    エラー信号で成る対のデータエラー信号を発生するデー
    タチェッカー手段； 制御信号の、真の組と補数の組とを比較し、不適比較が
    あると真の制御エラー信号及び補数の制御エラー信号で
    成る対の制御エラー信号を発生する制御チェッカー手
    段；及び ２つの冗長プロセッサの各々を包含し、前記アドレスエ
    ラー信号、前記データエラー信号または前記制御エラー
    信号のいずれかに対し所定の態様で応答する手段； を有することを特徴とするシステム。
  2. 【請求項２】前記アドレスチェッカー手段が真の組及び
    補数の組のアドレス信号からパリティ保護アドレスを発
    生しており、システムには、該パリティ保護アドレスの
    パリティをチェックするアドレスパリティチェック手段
    が設けられ、該手段がアドレスのパリティエラーの検出
    のときアドレスパリティエラー信号を発生する特許請求
    の範囲第１項記載のシステム。
  3. 【請求項３】前記データチェッカー手段が真の組及び補
    数の組のデータ信号からパリティ保護データを発生して
    おり、システムには、該パリティ保護データのパリティ
    をチェックするデータパリティチェック手段が設けら
    れ、該手段が、データのパリティエラーの検出のときデ
    ータパリティエラー信号を発生する特許請求の範囲第１
    項記載のシステム。
  4. 【請求項４】前記制御チェッカー手段が、真の組の制御
    信号と補数の組の制御信号の前縁を相互に同期させる同
    期化手段を備えた特許請求の範囲第１項記載のシステ
    ム。
  5. 【請求項５】各アドレスエラー信号、データエラー信号
    及び制御エラー信号が２重線路化された真−補数対の信
    号から成り、それら信号の１つが各々のプロセッサに与
    えられる特許請求の範囲第１項記載のシステム。
  6. 【請求項６】前記アドレスチェッカー手段、前記データ
    チェッカー手段及び前記制御チェッカー手段のそれぞれ
    に、アドレスエラー信号、データエラー信号及び制御エ
    ラー信号の真−補数対の各々を同期させる同期化手段を
    備えた特許請求の範囲第３項記載のシステム。
  7. 【請求項７】プロセッサによって実行されるべきプログ
    ラム命令とデータを記憶するメモリ手段；及び パリティ保護アドレス及びパリティ保護データを伝送す
    るバス手段；を備え、メモリ手段がプロセッサによる読
    み／書き動作のためバス手段を介してアクセス可能であ
    る特許請求の範囲第１項記載のシステム。
  8. 【請求項８】前記メモリ手段に記憶されたプログラム命
    令がパリティ保護されており、メモリ手段が： メモリ手段から読み取られたデータ及びプログラム命令
    のパリティをチェックするメモリパリティチェック手段
    を含み、このメモリパリティチェック手段が、メモリ手
    段から読み取られたプログラム命令中のパリティエラー
    の検出のときプログラム命令パリティエラー信号を発生
    し、更に該メモリパリティチェック手段が、メモリ手段
    から読み取られたデータ中のパリティエラーの検出のと
    きメモリデータパリティエラー信号を発生する特許請求
    の範囲第７項記載のシステム。
  9. 【請求項９】プロセッサがプログラム命令パリティエラ
    ー信号に応じて処理を停止する特許請求の範囲第８項記
    載のシステム。
  10. 【請求項１０】プログラム命令が、メモリデータパリテ
    ィエラー信号に応じてプロセッサによって実行される例
    外ルーチンを含む特許請求の範囲第８項記載のシステ
    ム。
  11. 【請求項１１】データの完全性を保証する２重モジュー
    ル形冗長プロセッサ装置であって： それぞれが、前記２重モジュール形冗長プロセッサ装置
    に何も異常がない場合に真の動作信号と補数の動作信号
    とを発生する、第１のプロセッサ手段と第２のプロセッ
    サ手段； 前記動作信号を通信するように第１のプロセッサ手段と
    第２のプロセッサ手段に接続された内部システムバス手
    段； 内部システムバス手段に接続され、第１プロセッサ手段
    及び第２プロセッサ手段から発生された動作信号の真−
    補数対の前縁を同期させる同期化手段； 同期化された前記動作信号に応答して該信号間に補完し
    合う関係があるかどうかを判定するための手段であっ
    て、前記補完し合う関係がない場合に２重路線化したエ
    ラー信号を発生するチェッカー手段；及び 該チェッカー手段からの信号を受け取るエラー検出器手
    段を備え、該エラー検出器手段は、エラー検出信号を発
    生して第１プロセッサ手段及び第２プロセッサ手段の各
    々へ伝送しており、第１及び第２プロセッサ手段は、真
    の動作信号と補数の動作信号が所定の理論的関係を持た
    ないと検出されたのに応じて適切な処置をとる ことを特徴とする装置。
  12. 【請求項１２】前記真の動作信号及び前記補数の動作信
    号のそれぞれが、真のアドレス信号と補数のアドレス信
    号を含み、前記チェッカー手段は、前記真のアドレス信
    号と前記補数のアドレス信号が相互に補完し合うかどう
    かを判定するように動作する特許請求の範囲第11項記載
    の装置。
  13. 【請求項１３】前記真の動作信号及び前記補数の動作信
    号のそれぞれが、真のデータ信号と補数のデータ信号を
    含み、前記チェッカー手段は、前記真のデータ信号と前
    記補数のデータ信号が相互に補完し合うかどうかを判定
    するように動作する特許請求の範囲第12項記載の装置。
  14. 【請求項１４】前記同期化手段が、真の信号と補数の信
    号のの対応する前縁を同期化する特許請求の範囲第11項
    記載の装置。
  15. 【請求項１５】前記所定の理論的関係とは、前記真の動
    作信号の補数が前記補数の動作信号に論理的に一致して
    いることをいう特許請求の範囲第11項記載の装置。
  16. 【請求項１６】真のアドレス及び補数のアドレスの各々
    のパリティをチェックするパリティチェッカー手段が設
    けられた特許請求の範囲第11項記載の装置。
  17. 【請求項１７】少なくとも２つのプロセッサ手段であっ
    て、 各々が真の動作信号と補数の動作信号を発生するプロセ
    ッサ手段と； 一方のプロセッサ手段から真の動作信号と他方のプロセ
    ッサ手段からの補数の動作手段とを受け取って比較する
    ように接続されたモルフィック縮少回路を有し、不適比
    較を表示する真−補数のエラー信号を発生するチェッカ
    ー手段と； 二重の冗長なプロセッサを包含し、前記エラー信号に応
    答して動作する回路手段と を備えたことを特徴とする入／出力コントローラ。
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