JPS624746B2 - - Google Patents
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- JPS624746B2 JPS624746B2 JP54170081A JP17008179A JPS624746B2 JP S624746 B2 JPS624746 B2 JP S624746B2 JP 54170081 A JP54170081 A JP 54170081A JP 17008179 A JP17008179 A JP 17008179A JP S624746 B2 JPS624746 B2 JP S624746B2
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- JP
- Japan
- Prior art keywords
- bus
- microprocessor
- driver
- output signal
- processor
- Prior art date
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Links
- 230000005856 abnormality Effects 0.000 claims description 11
- 238000012544 monitoring process Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000015654 memory Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101100476734 Arabidopsis thaliana SBT2.4 gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 101150091027 ale1 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はバスドライバ等バスの異常検出処理制
御方式に関し、特にマルチプロセツサ方式におい
て一方のプロセツサのドライバに異常状態があつ
たときそのドライバ側のプロセツサを閉塞しもう
一方のプロセツサによりデータ処理を行なうよう
にしたバスの異常検出処理制御方式に関する。
御方式に関し、特にマルチプロセツサ方式におい
て一方のプロセツサのドライバに異常状態があつ
たときそのドライバ側のプロセツサを閉塞しもう
一方のプロセツサによりデータ処理を行なうよう
にしたバスの異常検出処理制御方式に関する。
共通バスに接続された複数のマイクロプロセツ
サ、メモリ、チヤネル装置等により構成されるマ
ルチプロセツサ方式のデータ処理システムにおい
て、ドライバの一素子が故障したときこのドライ
バ側のマイクロプロセツサは何の動作も行なうこ
とができずシステムダウンになる。しかしながら
このように、マルチプロセツサ方式でありながら
その一方のマイクロプロセツサのドライバに事故
が発生したとき、他方のマイクロプロセツサが健
全な状態にもかかわらずシステムダウンをもたら
すようでは、マルチプロセツサ方式の特徴の１つ
であるシステムの信頼性の向上という観点からみ
て非常に問題がある。
サ、メモリ、チヤネル装置等により構成されるマ
ルチプロセツサ方式のデータ処理システムにおい
て、ドライバの一素子が故障したときこのドライ
バ側のマイクロプロセツサは何の動作も行なうこ
とができずシステムダウンになる。しかしながら
このように、マルチプロセツサ方式でありながら
その一方のマイクロプロセツサのドライバに事故
が発生したとき、他方のマイクロプロセツサが健
全な状態にもかかわらずシステムダウンをもたら
すようでは、マルチプロセツサ方式の特徴の１つ
であるシステムの信頼性の向上という観点からみ
て非常に問題がある。
したがつて本発明はマルチプロセツサシステム
において、一方のマイクロプロセツサのドライバ
に異常状態を検出したとき、このマイクロプロセ
ツサを閉塞して他のマイクロプロセツサによりデ
ータ処理を行なうようにすることによりシステム
の信頼性を向上するようにしたバスの異常検出処
理制御方式を提供することを目的とするものであ
つて、そのために本発明のバスの異常検出処理制
御方式では、複数のプロセツサを該プロセツサ対
応に設けたバス制御部を介して共通バスに接続し
たマルチプロセツサシステムにおいて、上記複数
のプロセツサに対応して、バスドライブ手段と、
上記バスドライブ手段の出力信号が発生している
か否かを監視する出力信号監視回路とをバス制御
部内に設け、特定のプロセツサにバス使用権が割
当てられた場合、当該プロセツサを接続したバス
制御部の上記出力信号監視回路を制御してバスド
ライブ手段の出力信号が発生しているか否かを監
視するとともに、上記出力信号の発生していない
ことを検知したときは、他のプロセツサ割込み通
知を行なつて、前記割込みを通知されたプロセツ
サを介して該当するプロセツサを閉塞させるよう
にしたことを特徴とする。
において、一方のマイクロプロセツサのドライバ
に異常状態を検出したとき、このマイクロプロセ
ツサを閉塞して他のマイクロプロセツサによりデ
ータ処理を行なうようにすることによりシステム
の信頼性を向上するようにしたバスの異常検出処
理制御方式を提供することを目的とするものであ
つて、そのために本発明のバスの異常検出処理制
御方式では、複数のプロセツサを該プロセツサ対
応に設けたバス制御部を介して共通バスに接続し
たマルチプロセツサシステムにおいて、上記複数
のプロセツサに対応して、バスドライブ手段と、
上記バスドライブ手段の出力信号が発生している
か否かを監視する出力信号監視回路とをバス制御
部内に設け、特定のプロセツサにバス使用権が割
当てられた場合、当該プロセツサを接続したバス
制御部の上記出力信号監視回路を制御してバスド
ライブ手段の出力信号が発生しているか否かを監
視するとともに、上記出力信号の発生していない
ことを検知したときは、他のプロセツサ割込み通
知を行なつて、前記割込みを通知されたプロセツ
サを介して該当するプロセツサを閉塞させるよう
にしたことを特徴とする。
以下本発明の一実施例を第１図乃至第３図にも
とづき説明する。
とづき説明する。
第１図は本発明の一実施例概略図、第２図はそ
の要部の説明図、第３図は本発明の動作状態を説
明するタイムチヤートである。
の要部の説明図、第３図は本発明の動作状態を説
明するタイムチヤートである。
図中、１は機番＃０のマイクロプロセツサ、２
は機番＃１のマイクロプロセツサ、３はマイクロ
プロセツサ１のバス制御部、３−１は該バス制御
部３に設けられたドライバ部、４はマイクロプロ
セツサ２のバス制御部、４−１は該バス制御部４
に設けられたドライバ部、５はメモリ装置、６，
７はDMA（Direct Memory Access）機能を備
えたチヤネル装置、１０は第１フリツプフロツ
プ、１１はアンド回路、１２は第２フリツプフロ
ツプ、１３はカウンタ、１４は第３フリツプフロ
ツプ、１５はノア回路、１６はアンド回路、１
７，１８はアンド回路、１９は第４フリツプフロ
ツプ、２０はインバータ、２１，２２はドライバ
ー、２３はナンド回路である。
は機番＃１のマイクロプロセツサ、３はマイクロ
プロセツサ１のバス制御部、３−１は該バス制御
部３に設けられたドライバ部、４はマイクロプロ
セツサ２のバス制御部、４−１は該バス制御部４
に設けられたドライバ部、５はメモリ装置、６，
７はDMA（Direct Memory Access）機能を備
えたチヤネル装置、１０は第１フリツプフロツ
プ、１１はアンド回路、１２は第２フリツプフロ
ツプ、１３はカウンタ、１４は第３フリツプフロ
ツプ、１５はノア回路、１６はアンド回路、１
７，１８はアンド回路、１９は第４フリツプフロ
ツプ、２０はインバータ、２１，２２はドライバ
ー、２３はナンド回路である。
第１図は本発明のマルチプロセツサ方式のデー
タ処理システムの一実施例を示すものである。
タ処理システムの一実施例を示すものである。
第２図は本発明の主要部の一例であつて、いず
れもバス制御部３側に設置されたものを示してい
る。そして第２図イはタイミング信号To1発生
部、ロはカウンタ、ハはタイミング信号To4発生
部、ニはタイミング信号To6発生部、ホはドライ
バー部の概略図、ヘは割込信号iNT発生回路であ
る。勿論バス制御部４にも、第２図に図示された
ものと同様なものが具備されている。
れもバス制御部３側に設置されたものを示してい
る。そして第２図イはタイミング信号To1発生
部、ロはカウンタ、ハはタイミング信号To4発生
部、ニはタイミング信号To6発生部、ホはドライ
バー部の概略図、ヘは割込信号iNT発生回路であ
る。勿論バス制御部４にも、第２図に図示された
ものと同様なものが具備されている。
第１図においてマイクロプロセツサ１および２
はそれぞれバス制御部３および４に設けたバスド
ライバ３−１，４−１を経由して共通バス（Ｃ−
BUS）に接続される。この共通バスにはメモリ
装置５やチヤネル装置６，７…………等が接続さ
れ、マルチプロセツサ方式のデータ処理システム
を構成している。
はそれぞれバス制御部３および４に設けたバスド
ライバ３−１，４−１を経由して共通バス（Ｃ−
BUS）に接続される。この共通バスにはメモリ
装置５やチヤネル装置６，７…………等が接続さ
れ、マルチプロセツサ方式のデータ処理システム
を構成している。
第３図においてクロツクCLKは各マイクロプ
ロセツサ１，２内におけるクロツクを示し、
ALE0およびALE1は機番＃０のマイクロプロセ
ツサ１および機番＃１のマイクロプロセツサ２が
共通バス使用権を要求するとき発信する共通バス
使用権要求信号であり、To0乃至To6は機番＃０
のマイクロプロセツサ１におけるタイミング信号
であり、T10乃至T16は機番＃１のマイクロプロ
セツサ２におけるタイミング信号である。そして
ASViはアドレス情報送出を示すアドレスサービ
スイン信号であり、DSViはデータ情報送出を示
すデータサービスイン信号であり、SRVOはジヨ
ブの終了を表示するサービスアウト信号である。
ロセツサ１，２内におけるクロツクを示し、
ALE0およびALE1は機番＃０のマイクロプロセ
ツサ１および機番＃１のマイクロプロセツサ２が
共通バス使用権を要求するとき発信する共通バス
使用権要求信号であり、To0乃至To6は機番＃０
のマイクロプロセツサ１におけるタイミング信号
であり、T10乃至T16は機番＃１のマイクロプロ
セツサ２におけるタイミング信号である。そして
ASViはアドレス情報送出を示すアドレスサービ
スイン信号であり、DSViはデータ情報送出を示
すデータサービスイン信号であり、SRVOはジヨ
ブの終了を表示するサービスアウト信号である。
次に．ドライバ素子に異常のある場合、およ
び．ドライバ素子に異常のない通常の場合を、
それぞれ第１シーケンス、第２シーケンスにもと
づき説明する。
び．ドライバ素子に異常のない通常の場合を、
それぞれ第１シーケンス、第２シーケンスにもと
づき説明する。
ドライバ素子に異常の存在する場合
機番＃０のマイクロプロセツサ１から共通
バス使用権要求信号ALEOが送出される。こ
れにより第２図イに示す第１フリツプフロツ
プ１０がセツトされ、To0「１」を出力す
る。このとき機番＃１のマイクロプロセツサ
２は共通バスを使用していない状態にありタ
イミング信号T11は「０」のため、第２図イ
におけるアンド回路１１の伝達信号＊T11は
「１」であり、しかも機番＃０のマイクロプ
ロセツサ１が異常状態のとき機番＃１のマイ
クロプロセツサ２からマイクロプロセツサ１
に送出されるマイクロプロセツサ停止要求信
号HALT1も「０」のため、＊HALT1は
「１」でありアンド回路１１はオン状態にあ
る。それ故上記第１フリツプフロツプ１０の
セツト出力「１」はアンド回路１１を経由し
て第２フリツプフロツプ１２に伝達されてこ
れをセツトし、To1「１」を出力する。
バス使用権要求信号ALEOが送出される。こ
れにより第２図イに示す第１フリツプフロツ
プ１０がセツトされ、To0「１」を出力す
る。このとき機番＃１のマイクロプロセツサ
２は共通バスを使用していない状態にありタ
イミング信号T11は「０」のため、第２図イ
におけるアンド回路１１の伝達信号＊T11は
「１」であり、しかも機番＃０のマイクロプ
ロセツサ１が異常状態のとき機番＃１のマイ
クロプロセツサ２からマイクロプロセツサ１
に送出されるマイクロプロセツサ停止要求信
号HALT1も「０」のため、＊HALT1は
「１」でありアンド回路１１はオン状態にあ
る。それ故上記第１フリツプフロツプ１０の
セツト出力「１」はアンド回路１１を経由し
て第２フリツプフロツプ１２に伝達されてこ
れをセツトし、To1「１」を出力する。
上記To1が「１」になつたとき、第２図ロ
に示すカウンタ１３が起動され、クロツク
CLKに同期して次にTo2「１」を出力し、こ
のTo2が「１」になつたことで次のクロツク
に同期してTo3「１」が出力される。
に示すカウンタ１３が起動され、クロツク
CLKに同期して次にTo2「１」を出力し、こ
のTo2が「１」になつたことで次のクロツク
に同期してTo3「１」が出力される。
上記To3が「１」になつたとき、共通バス
上の他の装置がバスシーケンスを行なつてい
なければDSVi「０」、SRVpは「０」であ
り、第２図ハに示すノア回路１５は「１」を
出力する。それ故アンド回路１６は「１」を
出力し、第３フリツプフロツプ１４はセツト
されTo4は「１」となる。そしてカウンタ１
３ではTo4「１」によりTo5が「１」にな
る。しかも、第２図ホに示す如く、ドライバ
２１ではTo4が「１」となり、すでにTo0が
「１」であるので、ドライバ２１が正常なら
ばASVi信号「１」を出力する筈であるが、
該ドライバ２１に障害が発生している場合に
はASViは「０」、したがつて＊ASViは
「１」となる。このドライバー異常時の＊
ASV1「１」は第２図ヘに示すナンド回路２
３に印加される。このときTo0は「１」、To4
は「１」のためナンド回路２３は割込信号＊
iNT0「０」を発生し、バス制御部４に対し
バスドライバ２１の異常を報告する。そして
これによりシーケンスを閉じる。
上の他の装置がバスシーケンスを行なつてい
なければDSVi「０」、SRVpは「０」であ
り、第２図ハに示すノア回路１５は「１」を
出力する。それ故アンド回路１６は「１」を
出力し、第３フリツプフロツプ１４はセツト
されTo4は「１」となる。そしてカウンタ１
３ではTo4「１」によりTo5が「１」にな
る。しかも、第２図ホに示す如く、ドライバ
２１ではTo4が「１」となり、すでにTo0が
「１」であるので、ドライバ２１が正常なら
ばASVi信号「１」を出力する筈であるが、
該ドライバ２１に障害が発生している場合に
はASViは「０」、したがつて＊ASViは
「１」となる。このドライバー異常時の＊
ASV1「１」は第２図ヘに示すナンド回路２
３に印加される。このときTo0は「１」、To4
は「１」のためナンド回路２３は割込信号＊
iNT0「０」を発生し、バス制御部４に対し
バスドライバ２１の異常を報告する。そして
これによりシーケンスを閉じる。
また第２図ハにおけるアンド回路１７に
は、To0，To1，To5および＊ASViがいずれ
も「１」が印加されることになり上記アンド
回路１７は「１」を出力し、第３フリツプフ
ロツプ１４をリセツトし、上記To4を「０」
にする。これにより第２図ホ，ヘにおける
To4が「０」となるので各ドライバ２１，２
２およびナンド回路２３の各出力は反転す
る。
は、To0，To1，To5および＊ASViがいずれ
も「１」が印加されることになり上記アンド
回路１７は「１」を出力し、第３フリツプフ
ロツプ１４をリセツトし、上記To4を「０」
にする。これにより第２図ホ，ヘにおける
To4が「０」となるので各ドライバ２１，２
２およびナンド回路２３の各出力は反転す
る。
このときマイクロプロセツサ２はすでに
ALE1を発信して、To1がリセツトされたこ
とにより共通バス使用権を得て後述する第２
シーケンスを実行する。また上記＊iNTOに
よりマイクロプロセツサ１からのドライブ素
子の異常を検知した場合には、フオールト信
号HALT「１」を出力し、マイクロプロセツ
サ１のバスアクセルを禁止する。
ALE1を発信して、To1がリセツトされたこ
とにより共通バス使用権を得て後述する第２
シーケンスを実行する。また上記＊iNTOに
よりマイクロプロセツサ１からのドライブ素
子の異常を検知した場合には、フオールト信
号HALT「１」を出力し、マイクロプロセツ
サ１のバスアクセルを禁止する。
ドライバ素子に異常の存在しない場合
′ 機番＃１のマイクロプロセツサ２から共
通バス使用権要求信号ALE１が送出され
る。これによりタイミング信号T10が出力さ
れるが、このときバス制御部３ではタイミン
グ信号To1が「１」となり、したがつてバス
制御部３からバス制御部４に対し＊To1
「０」が送出されてくるので、タイミング信
号T11は発生されない。しかし上記で示し
た如くTo1が落ちて「０」になれば＊T11は
「１」となりT11が「１」となる。
通バス使用権要求信号ALE１が送出され
る。これによりタイミング信号T10が出力さ
れるが、このときバス制御部３ではタイミン
グ信号To1が「１」となり、したがつてバス
制御部３からバス制御部４に対し＊To1
「０」が送出されてくるので、タイミング信
号T11は発生されない。しかし上記で示し
た如くTo1が落ちて「０」になれば＊T11は
「１」となりT11が「１」となる。
′ このタイミング信号T11が「１」になる
ことによりカウンタが動作し、上記ｆの場合
と同様にタイミング信号T12，T13，T14が発
生する。このタイミング信号はタイミング信
号T13が「１」でも、共通バス上に他の装置
がバスシーケンスを行なつていない（DSiVi
＝「０」、SRVO＝「０」）ことを確認した上で
セツトされる。同時にT10とT14のアンド条
件によりバスドライバを通してASViが共通
バス上に出力される。
ことによりカウンタが動作し、上記ｆの場合
と同様にタイミング信号T12，T13，T14が発
生する。このタイミング信号はタイミング信
号T13が「１」でも、共通バス上に他の装置
がバスシーケンスを行なつていない（DSiVi
＝「０」、SRVO＝「０」）ことを確認した上で
セツトされる。同時にT10とT14のアンド条
件によりバスドライバを通してASViが共通
バス上に出力される。
′ T14が「１」になつたことにより、カウ
ンタはT15を「１」とする。このT15が
「１」となり、ASViがオンとなつたことによ
り、第２図ニに示したものと同様なバス制御
部４に設けられたタイミング信号T16発生部
によりタイミング信号T16が「１」となる。
同時にT16とT14のアンド条件によりバスド
ライバが＊DSVi信号を共通バス上に出力す
る。上記ASViとDSViのバスドライバーは１
パツケージ内の素子を使用するためASViの
ドライバのチエツクはDSViのドライバーの
チエツクにもなる。このDSViはライトの場
合にはライトデータの保障時間とスレーブ装
置（例えばメモリ装置）からの応答信号
SRVpト信号として使用される。そしてリー
ドの場合には、スレーブ装置からのリードデ
ータおよび応答信号SRVOのゲート信号とし
て使用される。
ンタはT15を「１」とする。このT15が
「１」となり、ASViがオンとなつたことによ
り、第２図ニに示したものと同様なバス制御
部４に設けられたタイミング信号T16発生部
によりタイミング信号T16が「１」となる。
同時にT16とT14のアンド条件によりバスド
ライバが＊DSVi信号を共通バス上に出力す
る。上記ASViとDSViのバスドライバーは１
パツケージ内の素子を使用するためASViの
ドライバのチエツクはDSViのドライバーの
チエツクにもなる。このDSViはライトの場
合にはライトデータの保障時間とスレーブ装
置（例えばメモリ装置）からの応答信号
SRVpト信号として使用される。そしてリー
ドの場合には、スレーブ装置からのリードデ
ータおよび応答信号SRVOのゲート信号とし
て使用される。
′ ジヨブの終了を示すSRVOがスレーブ装
置から送信されたことをバス制御部４が受信
したとき、これより少し遅延されて発生され
るサービスインエンド信号SViNEにより上記
T14が「０」になり、かくして各タイミング
信号およびDSVi，SRVpも「０」となる。
置から送信されたことをバス制御部４が受信
したとき、これより少し遅延されて発生され
るサービスインエンド信号SViNEにより上記
T14が「０」になり、かくして各タイミング
信号およびDSVi，SRVpも「０」となる。
このようにしてバスシーケンスが終了する。
したがつて本発明によれば、バスドライバに異
常が存在するときに、これを検知することができ
るので、そのマイクロプロセツサのバスシーケン
スを終了させることにより、このマイクロプロセ
ツサを速やかに閉塞し、他のマイクロプロセツサ
はそのまま動作を行なうことができるように構成
したので、マルチプロセツサ方式の利点をその
まゝ保持しつつシステムダウンになることを防止
することができる。
常が存在するときに、これを検知することができ
るので、そのマイクロプロセツサのバスシーケン
スを終了させることにより、このマイクロプロセ
ツサを速やかに閉塞し、他のマイクロプロセツサ
はそのまま動作を行なうことができるように構成
したので、マルチプロセツサ方式の利点をその
まゝ保持しつつシステムダウンになることを防止
することができる。
第１図は本発明の一実施例概略図、第２図はそ
の要部の説明図、第３図は本発明の動作状態説明
図である。 図中、１は機番＃０のマイクロプロセツサ、２
は機番＃１のマイクロプロセツサ、３はマイクロ
プロセツサ１のバス制御部、３−１は該バス制御
部３に設けられたドライバ部、４はマイクロプロ
セツサ２のバス制御部、４−１は該バス制御部４
に設けられたドライバ部、５はメモリ装置、６，
７はチヤネル装置、１０は第１フリツプフロツ
プ、１１はアンド回路、１２は第２フリツプフロ
ツプ、１３はカウンタ、１４は第３フリツプフロ
ツプ、１５はノア回路、１６はアンド回路、１
７，１８はアンド回路、１９は第４フリツプフロ
ツプ、２０はインバータ、２１，２２はドライ
バ、２３はナンド回路をそれぞれ示す。
の要部の説明図、第３図は本発明の動作状態説明
図である。 図中、１は機番＃０のマイクロプロセツサ、２
は機番＃１のマイクロプロセツサ、３はマイクロ
プロセツサ１のバス制御部、３−１は該バス制御
部３に設けられたドライバ部、４はマイクロプロ
セツサ２のバス制御部、４−１は該バス制御部４
に設けられたドライバ部、５はメモリ装置、６，
７はチヤネル装置、１０は第１フリツプフロツ
プ、１１はアンド回路、１２は第２フリツプフロ
ツプ、１３はカウンタ、１４は第３フリツプフロ
ツプ、１５はノア回路、１６はアンド回路、１
７，１８はアンド回路、１９は第４フリツプフロ
ツプ、２０はインバータ、２１，２２はドライ
バ、２３はナンド回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサを該プロセツサ対応に設け
たバス制御部を介して共通バスに接続したマルチ
プロセツサシステムにおいて、 上記複数のプロセツサに対応して、バスドライ
ブ手段と、上記バスドライブ手段の出力信号が発
生しているか否かを監視する出力信号監視回路と
をバス制御部内に設け、特定のプロセツサにバス
使用権が割当てられた場合、当該プロセツサを接
続したバス制御部の上記出力信号監視回路を制御
してバスドライブ手段の出力信号が発生している
か否かを監視するとともに、上記出力信号の発生
していないことを検出したときは、他のプロセツ
サに割込み通知を行なつて、前記割込みを通知さ
れたプロセツサを介して該当するプロセツサを閉
塞させるようにしたことを特徴とするバスの異常
検出処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17008179A JPS5692622A (en) | 1979-12-26 | 1979-12-26 | Processing control system for failure detection of bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17008179A JPS5692622A (en) | 1979-12-26 | 1979-12-26 | Processing control system for failure detection of bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5692622A JPS5692622A (en) | 1981-07-27 |
| JPS624746B2 true JPS624746B2 (ja) | 1987-01-31 |
Family
ID=15898280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17008179A Granted JPS5692622A (en) | 1979-12-26 | 1979-12-26 | Processing control system for failure detection of bus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5692622A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180348A (ja) * | 1984-09-27 | 1986-04-23 | Mitsubishi Electric Corp | バス切換装置 |
| JPH01116856A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | マイクロコンピュータの共通信号バス切換方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120558A (ja) * | 1973-03-16 | 1974-11-18 |
-
1979
- 1979-12-26 JP JP17008179A patent/JPS5692622A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120558A (ja) * | 1973-03-16 | 1974-11-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5692622A (en) | 1981-07-27 |
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