JPS6029856A - マルチプロセツサ・システムにおけるロ−カルメモリのアクセス制御方式 - Google Patents
マルチプロセツサ・システムにおけるロ−カルメモリのアクセス制御方式Info
- Publication number
- JPS6029856A JPS6029856A JP58131189A JP13118983A JPS6029856A JP S6029856 A JPS6029856 A JP S6029856A JP 58131189 A JP58131189 A JP 58131189A JP 13118983 A JP13118983 A JP 13118983A JP S6029856 A JPS6029856 A JP S6029856A
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- JP
- Japan
- Prior art keywords
- local memory
- circuit
- processor
- output
- processors
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、各プロセッサがローカルメモリを備えたマル
チプロセッサ・システムにおけるローカルメモリのアク
セス制御方式に関するものである。
チプロセッサ・システムにおけるローカルメモリのアク
セス制御方式に関するものである。
従来技術とその問題点
この種マルチプロセッサ・システムにおいては、誤動作
を防止するため、システム稼働中は各プロセッサが他の
プロセッサのローカルメモリの内容を参照したり変更し
たりするためのアクセスをマスクする場合がある。
を防止するため、システム稼働中は各プロセッサが他の
プロセッサのローカルメモリの内容を参照したり変更し
たりするためのアクセスをマスクする場合がある。
しかしながら、あるプロセッサに異常が発生して処理を
停止する場合、正常動作時と同様に他プロセツサからの
ローカルメモリ・アクセスがマスクされたままになって
いると、他プロセツサによる処理の肩替りや異常原因の
解析・復旧ができない場合がある。
停止する場合、正常動作時と同様に他プロセツサからの
ローカルメモリ・アクセスがマスクされたままになって
いると、他プロセツサによる処理の肩替りや異常原因の
解析・復旧ができない場合がある。
発明の目的
本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、正常時の誤動作を防止すると共に、異
常発生時には他プロセツサによる処理の肩替りや異常原
因の解析・復旧を可能とするマルチプロセッサ・システ
ムのローカルメモリ・アクセス制御方式を提供すること
にある。
り、その目的は、正常時の誤動作を防止すると共に、異
常発生時には他プロセツサによる処理の肩替りや異常原
因の解析・復旧を可能とするマルチプロセッサ・システ
ムのローカルメモリ・アクセス制御方式を提供すること
にある。
発明の要点
上記目的を達成する本発明は、各プロセッサが、正常動
作時には自己のローカルメモリに対する他プロセツサか
らのアクセスをマスクすると共に異常発生時には前記ア
クセスのマスクを解除するように構成されている。
作時には自己のローカルメモリに対する他プロセツサか
らのアクセスをマスクすると共に異常発生時には前記ア
クセスのマスクを解除するように構成されている。
以下本発明の詳細を実施例によって説明する。
発明の実施例
図は本発明の一実施例が適用されるマルチプロセッサ・
システム内の任意のプロセッサ１の構成を共通バス２と
共に示す構成ブロック図であり。
システム内の任意のプロセッサ１の構成を共通バス２と
共に示す構成ブロック図であり。
図示しない他の複数のプロセッサもこれと同様に構成さ
れている。
れている。
図中３はこのプロセッサ全体の動作を制御する制御回路
、４はローカルメモリ、５はローカルメモリ４に対する
アクセスを制御するアクセス制御回路、６は内部バスで
ある。
、４はローカルメモリ、５はローカルメモリ４に対する
アクセスを制御するアクセス制御回路、６は内部バスで
ある。
アクセス制御回路５は、ハス制御回路１０．アドレス変
換回路２０１選択回路３０．アクセス禁止信号発生回路
４０．オアゲート５０から構成されており、更にバス制
御回路１０はデコーダ１１、伝達ゲート１２，１３．ア
ンドゲート１４，１５．１７及び遅延回路１６から構成
されている。
換回路２０１選択回路３０．アクセス禁止信号発生回路
４０．オアゲート５０から構成されており、更にバス制
御回路１０はデコーダ１１、伝達ゲート１２，１３．ア
ンドゲート１４，１５．１７及び遅延回路１６から構成
されている。
他プロセツサからのアクセスがない場合２選択回路３０
に入力する選択信号Ｓ Ｅ Ｌはローであり、選択回路
３０は入力端子Ｙを出力端子Ｚに結合する。この状態で
、制御回路３は内部ハス６と選択回路３０を介して他プ
ロセツサからのローカルメモリ４へのアクセスに対する
マスク情報をこのローカルメモリ４の記憶領域のブロッ
ク番号対応にアクセス禁止信号発生回路４０内のメモリ
に格納する。
に入力する選択信号Ｓ Ｅ Ｌはローであり、選択回路
３０は入力端子Ｙを出力端子Ｚに結合する。この状態で
、制御回路３は内部ハス６と選択回路３０を介して他プ
ロセツサからのローカルメモリ４へのアクセスに対する
マスク情報をこのローカルメモリ４の記憶領域のブロッ
ク番号対応にアクセス禁止信号発生回路４０内のメモリ
に格納する。
この後、他のプロセッサから共通バス２を介してローカ
ルメモリ４にアクセス要求がなされると、デコーダ１１
は共通バス２上めアドレス信号と制御信号を解読してア
ンドゲート１５の第１の入力端子に連なる信号線をハイ
に立ち上げる。アンドゲート１５の第２の入力端子には
、アクセス禁止信号発生回路４０のハイ出力がオアゲー
ト５０を介して入力している。またアンドゲート１５．
の第３の入力端子には、制御回路３が内部バス６を使用
していない場合にハイに立ち上がるＲＤＹ信号線が結合
されており、内部バス６が空き状態になると同時にアン
ドゲート１５の出力がハイに立ち上がり、伝達ゲート１
２は共通バス２内のアドレスバスを内部バス６内のアド
レスバスに結合する。
ルメモリ４にアクセス要求がなされると、デコーダ１１
は共通バス２上めアドレス信号と制御信号を解読してア
ンドゲート１５の第１の入力端子に連なる信号線をハイ
に立ち上げる。アンドゲート１５の第２の入力端子には
、アクセス禁止信号発生回路４０のハイ出力がオアゲー
ト５０を介して入力している。またアンドゲート１５．
の第３の入力端子には、制御回路３が内部バス６を使用
していない場合にハイに立ち上がるＲＤＹ信号線が結合
されており、内部バス６が空き状態になると同時にアン
ドゲート１５の出力がハイに立ち上がり、伝達ゲート１
２は共通バス２内のアドレスバスを内部バス６内のアド
レスバスに結合する。
内部バス６上に出力されたアドレス信号はアドレス変換
回路２０でローカルメモリ４の記憶領域のブロック番号
に変換され９選択回路３０のＸ入力端子に結合する。一
方１選択回路３０に入力する選択信号ＳＥＬはアンドゲ
ート１５の出力によってハイ状態となっているので２選
択回路３０は入力端子Ｘを出力端子２に結合する。アク
セス許可信号発生回路４０は１選択回路３０の出力端子
から受けたブロック番号に対してローカルメモリ４への
アクセスがマスクされているか否かを判定する。
回路２０でローカルメモリ４の記憶領域のブロック番号
に変換され９選択回路３０のＸ入力端子に結合する。一
方１選択回路３０に入力する選択信号ＳＥＬはアンドゲ
ート１５の出力によってハイ状態となっているので２選
択回路３０は入力端子Ｘを出力端子２に結合する。アク
セス許可信号発生回路４０は１選択回路３０の出力端子
から受けたブロック番号に対してローカルメモリ４への
アクセスがマスクされているか否かを判定する。
ローカルメモリ４へのアクセスがマスクされていない場
合には、アクセス禁止信号発生回路４０はその出力をハ
イ状態に保持する。この結果、アンドゲート１５の出力
がハイになってから遅延回路１６の遅延時間によって決
る所定時間が経過すると、アンドゲート１７の出力がハ
イになり、共通バス２のアドレス、データ及び制御の各
バスが伝達ゲート１３を介して内部バス６に接続され＝
、ローカルメモリ４がアクセスされる。
合には、アクセス禁止信号発生回路４０はその出力をハ
イ状態に保持する。この結果、アンドゲート１５の出力
がハイになってから遅延回路１６の遅延時間によって決
る所定時間が経過すると、アンドゲート１７の出力がハ
イになり、共通バス２のアドレス、データ及び制御の各
バスが伝達ゲート１３を介して内部バス６に接続され＝
、ローカルメモリ４がアクセスされる。
一方他のプロセッサによるローカルメモリ４へのアクセ
スがマスクされている場合には、アクセス禁止信号発生
回路４０はその出力をローに立ち下げる。この結果、ア
ンドゲート１５の出力がローに立ち下がって伝達ゲー１
−１２．１３が遮断される。これと同時に、アンドゲー
ト１４の出力がローになり、アクセスが許容されない旨
が共通ハス２の制御信号線を介してアクセスを要求した
他のプロセッサに通知される。
スがマスクされている場合には、アクセス禁止信号発生
回路４０はその出力をローに立ち下げる。この結果、ア
ンドゲート１５の出力がローに立ち下がって伝達ゲー１
−１２．１３が遮断される。これと同時に、アンドゲー
ト１４の出力がローになり、アクセスが許容されない旨
が共通ハス２の制御信号線を介してアクセスを要求した
他のプロセッサに通知される。
このプロセッサ１が、処理の続行を不可能とする何等か
のハードウェア又はソフトウェアエラーを検出すると、
制御回路３はオア回路５０の入力端子に連なる信号線を
ローからハイに立ぢ上げる。
のハードウェア又はソフトウェアエラーを検出すると、
制御回路３はオア回路５０の入力端子に連なる信号線を
ローからハイに立ぢ上げる。
この結果オアゲート５０の出力は、アクセス禁止信号発
生回路４０の出力とは無関係に常時ハイとなり上述した
他のプロセンサによるローカルメモ１Ｊ４へのアクセス
のマスクが解除される。
生回路４０の出力とは無関係に常時ハイとなり上述した
他のプロセンサによるローカルメモ１Ｊ４へのアクセス
のマスクが解除される。
発明の効果
上述したように１本発明は、各プロセッサが。
正常動作時には自己のローカルメモリに対する他プロセ
ツサからのアクセスをマスクすると共に。
ツサからのアクセスをマスクすると共に。
異常発生時には前記アクセスのマスクを解除する構成で
あるから、正常時の誤動作を防止すると共に、異常発生
時には他プロセツサによる処理の肩替りや異常原因の解
析・復旧を可能に出来るという利点がある。
あるから、正常時の誤動作を防止すると共に、異常発生
時には他プロセツサによる処理の肩替りや異常原因の解
析・復旧を可能に出来るという利点がある。
図は本発明の第１の実施例が適用されるプロセッサの構
成を共通バスとの関係において示す構成ブロック図であ
る。 １・・プロセッサ、２・・共通ハス、３・・制御回路、
４・・ローカルメモリ、５・・アクセス制御回路５，６
・・内部バス、１０・・バス制御回路、２０・・アドレ
ス変換回路、３０・・選択回路、４０・・アクセス禁止
信号発生回路。
成を共通バスとの関係において示す構成ブロック図であ
る。 １・・プロセッサ、２・・共通ハス、３・・制御回路、
４・・ローカルメモリ、５・・アクセス制御回路５，６
・・内部バス、１０・・バス制御回路、２０・・アドレ
ス変換回路、３０・・選択回路、４０・・アクセス禁止
信号発生回路。
Claims (1)
- 【特許請求の範囲】 各プロセッサがローカルメモリを備えたマルチプロセッ
サ・システムにおいて。 各プロセッサは、正常動作時には自己のローカルメモリ
に対する他プロセツサからのアクセスをマスクすると共
に、異常発生時には前記アクセスのマスクをＮ除するこ
とを特徴とするマルチプロセッサ・システムにおけるロ
ーカルメモリのアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131189A JPS6029856A (ja) | 1983-07-18 | 1983-07-18 | マルチプロセツサ・システムにおけるロ−カルメモリのアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131189A JPS6029856A (ja) | 1983-07-18 | 1983-07-18 | マルチプロセツサ・システムにおけるロ−カルメモリのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029856A true JPS6029856A (ja) | 1985-02-15 |
Family
ID=15052096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131189A Pending JPS6029856A (ja) | 1983-07-18 | 1983-07-18 | マルチプロセツサ・システムにおけるロ−カルメモリのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381547A (ja) * | 1986-09-25 | 1988-04-12 | Fujitsu Ltd | キヤツシユメモリアクセス方式 |
-
1983
- 1983-07-18 JP JP58131189A patent/JPS6029856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381547A (ja) * | 1986-09-25 | 1988-04-12 | Fujitsu Ltd | キヤツシユメモリアクセス方式 |
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