JPS6155769A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS6155769A JPS6155769A JP59178912A JP17891284A JPS6155769A JP S6155769 A JPS6155769 A JP S6155769A JP 59178912 A JP59178912 A JP 59178912A JP 17891284 A JP17891284 A JP 17891284A JP S6155769 A JPS6155769 A JP S6155769A
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- JP
- Japan
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- bus
- circuit
- peripheral circuit
- data
- output
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- Pending
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置のバスの制御手段に関する０本
発明はマイクロプロセッサを用いた装置を他装置と接続
するバス回路に利用するに適する。
発明はマイクロプロセッサを用いた装置を他装置と接続
するバス回路に利用するに適する。
従来バス制御方式は、中央処理装置の制御にしたがって
選択された一つの周辺回路または複数の周辺回路からの
バス使用要求に応じて優先選択回路により選択が行われ
、選択された一つの周辺回路にバスの使用権が与えられ
てデータ転送が行われる。一連の動作が終了すると他の
周辺回路にバスの使用権を渡す方式を採っている。この
ために、周辺回路の一つが障害状態になり、バスの使用
権を与えられていないにもかかわらずバス上にデータま
たは制御信号を継続して送出する状態になると、システ
ム全体の障害に発展する欠点があった。
選択された一つの周辺回路または複数の周辺回路からの
バス使用要求に応じて優先選択回路により選択が行われ
、選択された一つの周辺回路にバスの使用権が与えられ
てデータ転送が行われる。一連の動作が終了すると他の
周辺回路にバスの使用権を渡す方式を採っている。この
ために、周辺回路の一つが障害状態になり、バスの使用
権を与えられていないにもかかわらずバス上にデータま
たは制御信号を継続して送出する状態になると、システ
ム全体の障害に発展する欠点があった。
すなわち、この作動状態を第２図に基づいて説明すると
、 （１）ＩＯ読出動作二マイクロプロセッサ１により周辺
回路読出指示１０ＲがｒｌＪにされると同時に、周辺回
路アドレスＡ０〜Ａ１５がアドレスバス５に出力される
。周辺回路２０〜２Ｎでは周辺回路続出指示ＩＯＲが受
信されると周辺回路アドレスＡ０〜Ａ １５がアドレス
バス５から取込まれ、自回路のアドレスと一致したとき
に、データＤ０〜Ｄ、がデータバス４に出力される。マ
イクロプロセッサｌによりこのデータＤ０〜Ｄ。
、 （１）ＩＯ読出動作二マイクロプロセッサ１により周辺
回路読出指示１０ＲがｒｌＪにされると同時に、周辺回
路アドレスＡ０〜Ａ１５がアドレスバス５に出力される
。周辺回路２０〜２Ｎでは周辺回路続出指示ＩＯＲが受
信されると周辺回路アドレスＡ０〜Ａ １５がアドレス
バス５から取込まれ、自回路のアドレスと一致したとき
に、データＤ０〜Ｄ、がデータバス４に出力される。マ
イクロプロセッサｌによりこのデータＤ０〜Ｄ。
はデータバス４から引取られ、また、周辺回路続出指示
１０Ｒが「０」にされると、周辺回路からデータバス４
に出力されていたデータがオフにされる。
１０Ｒが「０」にされると、周辺回路からデータバス４
に出力されていたデータがオフにされる。
＋２）ＩＯ書込動作二マイクロプロセッサ１により周辺
回路書込指示１０ＷがｒｌＪにされると同時に、周辺回
路アドレスＡ０〜Ａ、５および書込データＤ０〜Ｄ１が
それぞれアドレスバス５およびデータバス４に出力され
る。周辺回路２０〜２Ｎでは周辺回路書込指示１０Ｗが
受信されると、周辺回路アドレスＡ０〜Ａ１５がアドレ
スバス５から取込まれ、自回路のアドレスと一致したと
きに、データバス４からデータＤ０〜Ｄ、が取込まれる
。一定時間経過し、周辺回路でのデータ取込みが完了す
るとマイクロプロセッサ１により周辺回路書込指示１０
Ｗが「０」にされ、アドレスバス５、データバス４に出
力されていたアドレスＡ０〜Ａ ｒ ｓおよびデータＤ
０〜Ｄ７がオフにされる。
回路書込指示１０ＷがｒｌＪにされると同時に、周辺回
路アドレスＡ０〜Ａ、５および書込データＤ０〜Ｄ１が
それぞれアドレスバス５およびデータバス４に出力され
る。周辺回路２０〜２Ｎでは周辺回路書込指示１０Ｗが
受信されると、周辺回路アドレスＡ０〜Ａ１５がアドレ
スバス５から取込まれ、自回路のアドレスと一致したと
きに、データバス４からデータＤ０〜Ｄ、が取込まれる
。一定時間経過し、周辺回路でのデータ取込みが完了す
るとマイクロプロセッサ１により周辺回路書込指示１０
Ｗが「０」にされ、アドレスバス５、データバス４に出
力されていたアドレスＡ０〜Ａ ｒ ｓおよびデータＤ
０〜Ｄ７がオフにされる。
（３１ＤＭＡメモリ書込動作二周辺回路２０〜２Ｎでは
メモリ２へ転送すべきデータが発生すると、競合制御回
路３に対してのバス使用要求ＢＲＱが「１」にされて、
バス使用要求が行われる。競合制御回路３では複数の周
辺回路からのバス使用要求）ＪＲＱＯ〜ＢＲＱｎのうち
の一つが選択され、バス使用許可ＢＡＣＫが選択された
周辺回路に返送される。バス使用許可ＢＡＣＫを受信し
た周辺回路からは、転送すべきデータＤ０〜Ｄ、および
このデータを格納すべきメモリ２上のアドレスＡ０〜Ａ
Ｉｓがそれぞれデータバス４およびアドレスバス５に出
力され、メモリ書込指示ＭＥＭＷが「１」にされて、メ
モリ２へこのデータの書込みが行われる。メモリ２への
データ転送が終了すると、周辺回路からデータバス４お
よびアドレスバス５に出力していたデータがオフにされ
る。
メモリ２へ転送すべきデータが発生すると、競合制御回
路３に対してのバス使用要求ＢＲＱが「１」にされて、
バス使用要求が行われる。競合制御回路３では複数の周
辺回路からのバス使用要求）ＪＲＱＯ〜ＢＲＱｎのうち
の一つが選択され、バス使用許可ＢＡＣＫが選択された
周辺回路に返送される。バス使用許可ＢＡＣＫを受信し
た周辺回路からは、転送すべきデータＤ０〜Ｄ、および
このデータを格納すべきメモリ２上のアドレスＡ０〜Ａ
Ｉｓがそれぞれデータバス４およびアドレスバス５に出
力され、メモリ書込指示ＭＥＭＷが「１」にされて、メ
モリ２へこのデータの書込みが行われる。メモリ２への
データ転送が終了すると、周辺回路からデータバス４お
よびアドレスバス５に出力していたデータがオフにされ
る。
（４１ＤＭＡメモリ読出動作：周辺回路２０〜２Ｎでは
メモリ２からデータを転送されるべき必要が生ずると、
競合制御回路３に対してのバス使用要求ＢＲＱが「１」
にされてバス使用要求が行われる。競合制御回路３では
複数の周辺からのバス使用要求Ｂ ＲＱ Ｏ” Ｂ Ｒ
Ｑ ｎのうちの−っが選択され、バス使用許可ＢＡＣＫ
が選択された周辺回路に返送される。バス使用許可ＢＡ
ＣＫを受信した周辺回路からは読出すべきデータが格納
されているメモリ２のアドレスＡ０〜ＡＩ５がアドレス
バス５に出力され、メモリ読出指示ＭＥＭＲが「１」に
されて、メモリ２がらのデータ読出しが行われる。メモ
リ２からアドレスバス５から取込んだアドレスのデータ
がデータバス４に出力される。周辺回路ではデータバス
４から続出データが取込まれ、メモリ読出指示ＭＥＭＲ
が「０」にされ、アドレスバス５へ出力していたアドレ
スがオフにされる。
メモリ２からデータを転送されるべき必要が生ずると、
競合制御回路３に対してのバス使用要求ＢＲＱが「１」
にされてバス使用要求が行われる。競合制御回路３では
複数の周辺からのバス使用要求Ｂ ＲＱ Ｏ” Ｂ Ｒ
Ｑ ｎのうちの−っが選択され、バス使用許可ＢＡＣＫ
が選択された周辺回路に返送される。バス使用許可ＢＡ
ＣＫを受信した周辺回路からは読出すべきデータが格納
されているメモリ２のアドレスＡ０〜ＡＩ５がアドレス
バス５に出力され、メモリ読出指示ＭＥＭＲが「１」に
されて、メモリ２がらのデータ読出しが行われる。メモ
リ２からアドレスバス５から取込んだアドレスのデータ
がデータバス４に出力される。周辺回路ではデータバス
４から続出データが取込まれ、メモリ読出指示ＭＥＭＲ
が「０」にされ、アドレスバス５へ出力していたアドレ
スがオフにされる。
以上説明したように、各周辺回路では１０読出動作、Ｄ
ＭＡメモリ書込動作およびＤＭＡメモリ読出動作中にデ
ータバス４、アドレスバス５およびメモリ読出指示ＭＥ
ＭＲ、メモリ書込指示ＭＥＭＷがある一定時間に限りオ
ンにされ、その後に他の周辺回路によるバス使用が可能
になるようにバスが解放される。
ＭＡメモリ書込動作およびＤＭＡメモリ読出動作中にデ
ータバス４、アドレスバス５およびメモリ読出指示ＭＥ
ＭＲ、メモリ書込指示ＭＥＭＷがある一定時間に限りオ
ンにされ、その後に他の周辺回路によるバス使用が可能
になるようにバスが解放される。
しかし、従来例方式では周辺回路のうち一つが障害状態
になり、データバス４およびアドレスバス５ヘデータが
出力された状態が保持されるか、またはメモリ読出指示
ＭＥＭＲ、メモリ書込指示ＭＥＭＷがオン状態に保持さ
れると、他の周辺回路およびマイクロプロセッサｌによ
るバスの使用が不可能になりシステム全体が動作不能に
なる欠点があった。
になり、データバス４およびアドレスバス５ヘデータが
出力された状態が保持されるか、またはメモリ読出指示
ＭＥＭＲ、メモリ書込指示ＭＥＭＷがオン状態に保持さ
れると、他の周辺回路およびマイクロプロセッサｌによ
るバスの使用が不可能になりシステム全体が動作不能に
なる欠点があった。
本発明はこのような欠点を除去し、一つの周辺回路の障
害が系統全体に波及することを防止できるバス制御方式
を提供することを目的とする。
害が系統全体に波及することを防止できるバス制御方式
を提供することを目的とする。
本発明は、周辺回路のバスインタフェース部にタイマを
設け、一定時間以上バスを占存した場合は、その周辺回
路を強制的にバスから切離すことを特徴とする。
設け、一定時間以上バスを占存した場合は、その周辺回
路を強制的にバスから切離すことを特徴とする。
すなわち、本発明は複数の周辺回路に接続され、この周
辺回路に時分割で共用されるバスを含むバス制御方式に
おいて、上記周辺回路と上記バスとの接続点に、上記周
辺回路が上記バスに出力する時間を計時する手段と、こ
の手段の計時値が所定値に達すると上記周辺回路と上記
バスとを他の制御にかかわらず電気的に分離する手段と
を備えたことを特徴とする。
辺回路に時分割で共用されるバスを含むバス制御方式に
おいて、上記周辺回路と上記バスとの接続点に、上記周
辺回路が上記バスに出力する時間を計時する手段と、こ
の手段の計時値が所定値に達すると上記周辺回路と上記
バスとを他の制御にかかわらず電気的に分離する手段と
を備えたことを特徴とする。
上記周辺回路のうち障害が生じた周辺回路で上記バスに
電気的に接続されたままの状態がｉｎ、ｍされると、上
記計時する手段で強制的にこの障害回路が上記バスから
電気的に分離され、正常な周辺回路の上記バスの共用が
再開される。
電気的に接続されたままの状態がｉｎ、ｍされると、上
記計時する手段で強制的にこの障害回路が上記バスから
電気的に分離され、正常な周辺回路の上記バスの共用が
再開される。
以下、本発明実施例方式゛を図面に基づいて説明する。
第１図はこの実施例方式の要部の構成を示す回路接続図
である。
である。
まず、この実施例方式の構成を第１図に基づき説明する
。この実施例方式の要部には、「８」ピットデータバス
４と、「１６」ビットアドレスバス５と、第一禁止ゲー
ト６１を含む第一双方向バスドライバレシーバ６と、第
二禁止ゲート７１を含む第二双方向バスドライバレシー
バ７と、第三禁止ゲート８１を含む第一バスドライバレ
シーバ８と、第四禁止ゲート９１を含む第二バスドライ
バレシーバ９と、タイマ回路１０と、論理和素子１１と
、読出ＤＭＡバス１２と、書込ＤＭＡバス１３とを含む
。周辺回路２０のデータ入出力は第一双方向バスドライ
バレシーバ６の第一の入出力に接続され、第一双方向バ
スドライバレシーバ６の第二の入出力はデータバス４に
接続される。周辺回路２０のアドレス入出力は第二双方
向バスドライバレシーバ７の第一の入出力に接続され、
第二双方向バスドライバレシーバ７の第二の入出力はア
ドレスバス５に接続される０周辺回路２０のデータイネ
ーブル信号出力は第一禁止ゲート６１の一方の入力およ
び論理和ゲート１１の第一の入力に接続され、周辺回路
２０のアドレスイネーブル信号出力は第二禁止ゲート７
１の一方の入力および論理和ゲート１１の第二の入力に
接続され、周辺回路２０のメモリ読出指示出力は第三禁
止ゲート８１の一方の入力および論理和ゲート１１の第
三の入力に接続され、周辺回路２０のメモリ書込指示出
力は第四禁止ゲート９１の第一の入力および論理和ゲー
ト１１の第四の入力に接続される。
。この実施例方式の要部には、「８」ピットデータバス
４と、「１６」ビットアドレスバス５と、第一禁止ゲー
ト６１を含む第一双方向バスドライバレシーバ６と、第
二禁止ゲート７１を含む第二双方向バスドライバレシー
バ７と、第三禁止ゲート８１を含む第一バスドライバレ
シーバ８と、第四禁止ゲート９１を含む第二バスドライ
バレシーバ９と、タイマ回路１０と、論理和素子１１と
、読出ＤＭＡバス１２と、書込ＤＭＡバス１３とを含む
。周辺回路２０のデータ入出力は第一双方向バスドライ
バレシーバ６の第一の入出力に接続され、第一双方向バ
スドライバレシーバ６の第二の入出力はデータバス４に
接続される。周辺回路２０のアドレス入出力は第二双方
向バスドライバレシーバ７の第一の入出力に接続され、
第二双方向バスドライバレシーバ７の第二の入出力はア
ドレスバス５に接続される０周辺回路２０のデータイネ
ーブル信号出力は第一禁止ゲート６１の一方の入力およ
び論理和ゲート１１の第一の入力に接続され、周辺回路
２０のアドレスイネーブル信号出力は第二禁止ゲート７
１の一方の入力および論理和ゲート１１の第二の入力に
接続され、周辺回路２０のメモリ読出指示出力は第三禁
止ゲート８１の一方の入力および論理和ゲート１１の第
三の入力に接続され、周辺回路２０のメモリ書込指示出
力は第四禁止ゲート９１の第一の入力および論理和ゲー
ト１１の第四の入力に接続される。
論理和ゲート１１の出力はタイマ回路１０の入力に接続
され、タイマ回路１０の出力は第一禁止ゲートの第二の
入力、第二禁止ゲートの第二の入力、第三禁止ゲートの
第二の入力および第四禁止ゲートの第二の入力に接続さ
れる。
され、タイマ回路１０の出力は第一禁止ゲートの第二の
入力、第二禁止ゲートの第二の入力、第三禁止ゲートの
第二の入力および第四禁止ゲートの第二の入力に接続さ
れる。
次に、この実施例方式の動作を第１図に基づいて説明す
る。双方向バスドライバレシーバ６はデータＤ ｏ ’
＝ Ｄ ”ｒをデータバス４に出力するもので、データ
イネーブル信号ＤＥＮが「１」のときはデータがデータ
バス１に出力され、また、データイネーブル信号ＤＥＮ
が「０」のときはこの周辺回路がデータバス４から電気
的に切り離される。また、双方向バスドライバレシーバ
７もアドレスＡ０〜Ａ１Ｂをアドレスバス５へ出力する
もので、アドレスイネーブル信号ＡＥＮが「１」のとき
はアドレスがアドレスバス５に出力され、また、アドレ
スイネーブル信号ＡＥＮが「０」のときはこの周辺回路
がアドレスバス５から電気的に切離される。
る。双方向バスドライバレシーバ６はデータＤ ｏ ’
＝ Ｄ ”ｒをデータバス４に出力するもので、データ
イネーブル信号ＤＥＮが「１」のときはデータがデータ
バス１に出力され、また、データイネーブル信号ＤＥＮ
が「０」のときはこの周辺回路がデータバス４から電気
的に切り離される。また、双方向バスドライバレシーバ
７もアドレスＡ０〜Ａ１Ｂをアドレスバス５へ出力する
もので、アドレスイネーブル信号ＡＥＮが「１」のとき
はアドレスがアドレスバス５に出力され、また、アドレ
スイネーブル信号ＡＥＮが「０」のときはこの周辺回路
がアドレスバス５から電気的に切離される。
バスドライバ８および９からはそれぞれメモリ読出指示
ＭＥＭＲおよびメモリ書込指示ＭＥＭＷがそれぞれ読出
ＤＭＡバス１２および書込ＤＭＡバス１３上へ出力され
る。双方向バスドライバレシーバ６および７とバスドラ
イバ８および９はそれぞれ禁止ゲートを存し禁止ゲート
はタイマ回路１０に接続されている。
ＭＥＭＲおよびメモリ書込指示ＭＥＭＷがそれぞれ読出
ＤＭＡバス１２および書込ＤＭＡバス１３上へ出力され
る。双方向バスドライバレシーバ６および７とバスドラ
イバ８および９はそれぞれ禁止ゲートを存し禁止ゲート
はタイマ回路１０に接続されている。
タイマ回路１０はその入力信号の立上りからある一定時
間（この場合は約１０μ秒〜２０μ秒）経過すると出力
が「１」となる回路であり、入力が「０」となると直ち
にリセットされる。タイマ回路１０の入力には、データ
イネーブルＤＥＮ、アドレスイネーブルＡＥＮ、メモリ
読出指示ＭＥＭＲ，およびメモリ書込指示ＭＥＭＷの論
理和が入力されており、これらの信号のうち一つが立上
がると、その時点から約２０μ秒後に出力を生じて禁止
ゲートを動作させ、強制的にこの周辺書込をバスから切
離す動作が行われる。データイネーブルＤＥＮ、アドレ
スイネーブルＡＥＮ、メモリ読出指示ＭＥＭＲ、メモリ
書込指示ＭＥＭＷは正常動作時１０μ秒以上にわたり「
１」にならないので、正常時このタイマ回路１０の出力
は「１」にならない。周辺回路内部が障害となりデータ
イネーブルＤＥＮ。
間（この場合は約１０μ秒〜２０μ秒）経過すると出力
が「１」となる回路であり、入力が「０」となると直ち
にリセットされる。タイマ回路１０の入力には、データ
イネーブルＤＥＮ、アドレスイネーブルＡＥＮ、メモリ
読出指示ＭＥＭＲ，およびメモリ書込指示ＭＥＭＷの論
理和が入力されており、これらの信号のうち一つが立上
がると、その時点から約２０μ秒後に出力を生じて禁止
ゲートを動作させ、強制的にこの周辺書込をバスから切
離す動作が行われる。データイネーブルＤＥＮ、アドレ
スイネーブルＡＥＮ、メモリ読出指示ＭＥＭＲ、メモリ
書込指示ＭＥＭＷは正常動作時１０μ秒以上にわたり「
１」にならないので、正常時このタイマ回路１０の出力
は「１」にならない。周辺回路内部が障害となりデータ
イネーブルＤＥＮ。
アドレスイネーブルＡＥＮ、メモリ読出指示ＭＥＭＲ、
メモリ書込指示ＭＥＭＷを「１」の状態が保持されると
、タイマ回路１０が動作し、強制的にこの周辺回路がバ
スから切離される。
メモリ書込指示ＭＥＭＷを「１」の状態が保持されると
、タイマ回路１０が動作し、強制的にこの周辺回路がバ
スから切離される。
本発明は、以上説明したように、従来の周辺回路のバス
インタフェース部にタイマを設けこの周辺回路が一定時
間以上バスを占有した場合は、この周辺回路を強制的に
バスから切離すことにより、一つの周辺回路の障害が系
統全体に波及することを防止して系統の信頼性を向上さ
せる効果がある。
インタフェース部にタイマを設けこの周辺回路が一定時
間以上バスを占有した場合は、この周辺回路を強制的に
バスから切離すことにより、一つの周辺回路の障害が系
統全体に波及することを防止して系統の信頼性を向上さ
せる効果がある。
第１図は実施例方式の要部の構成を示す回路接続図。
第２図は従来例方式の動作説明に用いられるブロック構
成図。 工・・・マイクロプロセッサ、２・・・メモリ回路、３
・・・競合制御回路、４・・・データバス、５・・・ア
ドレスバス、６．７・・・双方向ドライバレシーバ、８
．９・・・バスドライバ、１０・・・タイマ回路、１１
・・・論理和ゲート、１２・・・読出ＤＭＡバス、１３
・・・書込ＤＭＡバス、２０〜２Ｎ・・・周辺回路、６
１．７１．８１．９１・・・禁止ゲート。
成図。 工・・・マイクロプロセッサ、２・・・メモリ回路、３
・・・競合制御回路、４・・・データバス、５・・・ア
ドレスバス、６．７・・・双方向ドライバレシーバ、８
．９・・・バスドライバ、１０・・・タイマ回路、１１
・・・論理和ゲート、１２・・・読出ＤＭＡバス、１３
・・・書込ＤＭＡバス、２０〜２Ｎ・・・周辺回路、６
１．７１．８１．９１・・・禁止ゲート。
Claims (1)
- （１）複数の周辺回路に接続され、 この周辺回路に時分割で共用されるバスを含むバス制御
方式において、 上記周辺回路と上記バスとの接続点に、 上記周辺回路が上記バスに出力する時間を計時する手段
と、 この手段の計時値が所定値に達すると上記周辺回路と上
記バスとを他の制御にかかわらず電気的に分離する手段
と を備えたことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178912A JPS6155769A (ja) | 1984-08-28 | 1984-08-28 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178912A JPS6155769A (ja) | 1984-08-28 | 1984-08-28 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155769A true JPS6155769A (ja) | 1986-03-20 |
Family
ID=16056838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178912A Pending JPS6155769A (ja) | 1984-08-28 | 1984-08-28 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378259A (ja) * | 1986-09-20 | 1988-04-08 | Pfu Ltd | バス切替装置 |
-
1984
- 1984-08-28 JP JP59178912A patent/JPS6155769A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378259A (ja) * | 1986-09-20 | 1988-04-08 | Pfu Ltd | バス切替装置 |
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