JPS5979331A - バス使用制御方式 - Google Patents
バス使用制御方式Info
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- JPS5979331A JPS5979331A JP19006482A JP19006482A JPS5979331A JP S5979331 A JPS5979331 A JP S5979331A JP 19006482 A JP19006482 A JP 19006482A JP 19006482 A JP19006482 A JP 19006482A JP S5979331 A JPS5979331 A JP S5979331A
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- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は複数のマスク機能を有するモジュールを共通の
バス≦二並列に接続してなるマルチマスクシステム（−
おけるパス使用制御方式に関するものである。
バス≦二並列に接続してなるマルチマスクシステム（−
おけるパス使用制御方式に関するものである。
技術の背景
通常マイクロプロセッサで構成されるマスク機能を有す
るモジュール（ＰＪ、下マスタモジュールと云う。）が
複敬台共通バスに並列に接続されるマルチマスクシステ
ム（通常共通バスマルチブロセツザシステムとなる。）
（二おけるパス使用制御方式においては、各マスタモジ
ュール間のパス競合の問題を解決するために何らかのパ
ス使用制御を行っている。この種のパス使用制御方式と
しては各マスタモジュールに優先順位を与え、その順位
に従ってパス使用要求を処理する方法が一般的であり、
実際上この方法を実現するのに直列形と並列形の装置が
使用されている。
るモジュール（ＰＪ、下マスタモジュールと云う。）が
複敬台共通バスに並列に接続されるマルチマスクシステ
ム（通常共通バスマルチブロセツザシステムとなる。）
（二おけるパス使用制御方式においては、各マスタモジ
ュール間のパス競合の問題を解決するために何らかのパ
ス使用制御を行っている。この種のパス使用制御方式と
しては各マスタモジュールに優先順位を与え、その順位
に従ってパス使用要求を処理する方法が一般的であり、
実際上この方法を実現するのに直列形と並列形の装置が
使用されている。
従来技術と問題点
第１図に従来の直列形の装置構成を示す。複数のマスタ
モジュール１〜ｉが共通パスａ（−接続され、各マスク
モジュール１〜ｌの共通パスａの使用優先順位（＝従っ
て逐次的にパス優先使用制御線Ｃが各マスタモジュール
１〜１間に接続され、さらに各マスクモジュール１〜ｌ
に共通にパス使用中信号線すが接続されている。このよ
うな構成の場合は比較的制御用信号線の数が少なく、ハ
ードウェア」二の構成は簡単であるが、信号伝播時間を
考慮（二人れたシステム全体が必要となり、またシステ
ム構成上マザーボードの使用がしく二＜＜、使用しても
システムごとに付加的配線および切断が必要となるため
、標準化、汎用化ができないという欠点があった。
モジュール１〜ｉが共通パスａ（−接続され、各マスク
モジュール１〜ｌの共通パスａの使用優先順位（＝従っ
て逐次的にパス優先使用制御線Ｃが各マスタモジュール
１〜１間に接続され、さらに各マスクモジュール１〜ｌ
に共通にパス使用中信号線すが接続されている。このよ
うな構成の場合は比較的制御用信号線の数が少なく、ハ
ードウェア」二の構成は簡単であるが、信号伝播時間を
考慮（二人れたシステム全体が必要となり、またシステ
ム構成上マザーボードの使用がしく二＜＜、使用しても
システムごとに付加的配線および切断が必要となるため
、標準化、汎用化ができないという欠点があった。
第２図（−従来の並列形の装置の構成を示す。第１図と
同じ記号は同じ部分を示す。複数のマスタモジュール１
〜ｌが共通パスａに接続され、各マスタモジュール１〜
ｉからパス使用要求信号線ｄ−１〜ｄ−ｉがパス使用制
御装置１０へ接続され、逆にパス使用制御装置１０から
各マスタモジュール１〜ｉへそれぞれパス使用許可信号
線ｅ７１〜ｅ −１が接続されている６、パス使用制御
装置１０は各マスタモジュール１〜１からの共通パス使
用要求を整理し、ある決められた優先順位（二従って１
個のマスタモジュールに共通パスａの使用を許可し、他
のモジュール間とのデータ転送を可能とするものである
。各マスタモジュール１〜ｉは、データ転送要求が発生
すると、各マスタモジュール１〜ｉそれぞれに割当てら
れたパス使用要求信号線ｄ−ｊ〜ｄ−ｊ にパス使用要
求信号を送出し、パス使用制御装置１０は共通パスａが
開放され、使用可能状態になったことを検出した時点で
共通パスａの使用を要求しているマスタモジュール１〜
ｉのうらで最も優先順位の高いものに対して、そのパス
使用許可信号線ｅ −１〜ｅ−１のいずれかにパス使用
許可信号を送出する。このパス使用許可信号を受信した
マスタモジュール１〜ｉの何れかは共通パスａを用いて
データ転送を実行し、終了したことによりバス使用要求
信号を収り干ける。
同じ記号は同じ部分を示す。複数のマスタモジュール１
〜ｌが共通パスａに接続され、各マスタモジュール１〜
ｉからパス使用要求信号線ｄ−１〜ｄ−ｉがパス使用制
御装置１０へ接続され、逆にパス使用制御装置１０から
各マスタモジュール１〜ｉへそれぞれパス使用許可信号
線ｅ７１〜ｅ −１が接続されている６、パス使用制御
装置１０は各マスタモジュール１〜１からの共通パス使
用要求を整理し、ある決められた優先順位（二従って１
個のマスタモジュールに共通パスａの使用を許可し、他
のモジュール間とのデータ転送を可能とするものである
。各マスタモジュール１〜ｉは、データ転送要求が発生
すると、各マスタモジュール１〜ｉそれぞれに割当てら
れたパス使用要求信号線ｄ−ｊ〜ｄ−ｊ にパス使用要
求信号を送出し、パス使用制御装置１０は共通パスａが
開放され、使用可能状態になったことを検出した時点で
共通パスａの使用を要求しているマスタモジュール１〜
ｉのうらで最も優先順位の高いものに対して、そのパス
使用許可信号線ｅ −１〜ｅ−１のいずれかにパス使用
許可信号を送出する。このパス使用許可信号を受信した
マスタモジュール１〜ｉの何れかは共通パスａを用いて
データ転送を実行し、終了したことによりバス使用要求
信号を収り干ける。
これによりパス優先制御装置１０は共通パスａが開放さ
れたとみなし、パス使用要求のある他のマスタモジュー
ルに共通パスａの使用を許可すべく制御を実行する。こ
のような構成の並列形装置はシステム構成上マザーボー
ドの使用に虐し、標準化、□を相比が容易であるととも
に、システムの拡張性および保守性の面でも直列形より
優れている。
れたとみなし、パス使用要求のある他のマスタモジュー
ルに共通パスａの使用を許可すべく制御を実行する。こ
のような構成の並列形装置はシステム構成上マザーボー
ドの使用に虐し、標準化、□を相比が容易であるととも
に、システムの拡張性および保守性の面でも直列形より
優れている。
しかしパス使用制御のための信号線がマスタモジュール
の数の増加に比例して必要となり、信号線数が多い、１
−なわちマスタモジュール数１より２１本必要という欠
点がある。またパス優先制御装置１０として１個のパス
使用制御装置がシステム（二おける共通パス使用要求を
制御しているため、このパス使用制御装置が故障した場
合にはシステム全体の動作が停止してしまう。これを避
けるため（二、パス使用制御装置の２重化という方法も
考えられるが、単に２重化するだけでは一層構成が複雑
化し、高価なものになるという欠点がある。
の数の増加に比例して必要となり、信号線数が多い、１
−なわちマスタモジュール数１より２１本必要という欠
点がある。またパス優先制御装置１０として１個のパス
使用制御装置がシステム（二おける共通パス使用要求を
制御しているため、このパス使用制御装置が故障した場
合にはシステム全体の動作が停止してしまう。これを避
けるため（二、パス使用制御装置の２重化という方法も
考えられるが、単に２重化するだけでは一層構成が複雑
化し、高価なものになるという欠点がある。
発明の目的
本発明の目的は、従来の欠点を除去し、構成が簡単で安
価（＝実現でき、かつ効率良くパス使用の競合を防止で
きる筒信頼性で拡張容易なパス使用制御方式を提供する
ことにある。
価（＝実現でき、かつ効率良くパス使用の競合を防止で
きる筒信頼性で拡張容易なパス使用制御方式を提供する
ことにある。
発明の実施例
第６図は本発明のパス使用優先制御方式の一実施例の構
成である。本実施例では８台のマスタモジュールが共通
パス（二接続された例である。ｆ −０〜ｆ−７は優先
制御線として想定された８本のパス信号線で該優先制御
線ｆ−０〜ｆ−７には各マスタモジュールごとに自己の
パス使用優先度設定装置２０（たとえばディジタルスイ
ッチで構成）からの信号と、ゲートコントロール信号と
してのバス使用制御要求信号Ｇを入力とするワイヤード
・オア用Ｎ Ａ Ｎ Ｄゲート（以下ワイヤード・オア
・ゲートと記す。）４０−１〜４０−８と該優先制御線
ｆ−０〜ｆ−７の何れか１本よりバス使用許可信号Ｈを
収り出すためのパス使用許可線選択装置３０（たとえば
ディジタルスイッチで構成）が接続される。５〇−１〜
５０−７はパス使用優先度設定装置２０からの出力信号
のプルアップ抵抗で、４１はワイヤード・オアな意味す
る記号である。原理的にはワイヤード・オア・ゲート４
０−８は不要であるが、後述する説明上便宜的に設けで
あるものであり、バス使用優先度設定装置２０からの該
ゲートへの入力信号は常（二”Ｌｏｗ”（以下“Ｌ″と
記す。）レベルであることを前提としている。
成である。本実施例では８台のマスタモジュールが共通
パス（二接続された例である。ｆ −０〜ｆ−７は優先
制御線として想定された８本のパス信号線で該優先制御
線ｆ−０〜ｆ−７には各マスタモジュールごとに自己の
パス使用優先度設定装置２０（たとえばディジタルスイ
ッチで構成）からの信号と、ゲートコントロール信号と
してのバス使用制御要求信号Ｇを入力とするワイヤード
・オア用Ｎ Ａ Ｎ Ｄゲート（以下ワイヤード・オア
・ゲートと記す。）４０−１〜４０−８と該優先制御線
ｆ−０〜ｆ−７の何れか１本よりバス使用許可信号Ｈを
収り出すためのパス使用許可線選択装置３０（たとえば
ディジタルスイッチで構成）が接続される。５〇−１〜
５０−７はパス使用優先度設定装置２０からの出力信号
のプルアップ抵抗で、４１はワイヤード・オアな意味す
る記号である。原理的にはワイヤード・オア・ゲート４
０−８は不要であるが、後述する説明上便宜的に設けで
あるものであり、バス使用優先度設定装置２０からの該
ゲートへの入力信号は常（二”Ｌｏｗ”（以下“Ｌ″と
記す。）レベルであることを前提としている。
第４図は本実施例における各マスタモジュールが割１］
けられたパス使用優先度に応じてバス使用制御時に、優
先制御線ｆ−０〜ｆ−７Ｃ出力すべき信号レベルとバス
使用許可線として選択すべき優０〜ｆ−７の各信号線と
ワイヤード・オア・ゲート４０−１〜４０−８．パス使
用優先度設定装置２０およびバス使用許可線選択装置３
０とのそれぞれの対応を示すものである。以下本実施例
の動作について説明する。共通パスｈｌ二接続された８
台の各マスタモジュール１〜８（＝は、割付けられたバ
ス使用優先度（１応じた優先度判定コードがパス使用優
先度設定装置２０にプリセットされている。優先度判定
コードは、バス使用制御中に各マスタモジュール１〜８
が優先制御線ｆ−０〜ｆ−７にワイヤード・オア・ゲー
ト４０−１〜４０−８を介して出力すべき信号レベル（
第４図に示したもの）（二もとづいて決定されるもので
ある。またパス使用優先度（１応じたパス使用許可線選
択装置３０の設定もあらかじめなされているものとする
。共通バスａが使用可能状態（二なったタイミングで、
バス使用要求のあるマスタモジュールは一斉にバス使用
制御要求信号Ｇをイネーブルにし、パス使用優先度設定
装置２０からの優先度判定コード信号をワイヤード・オ
ア・ゲート４０−１〜４ｏ−８を介して優先制イ！１１
線ｆ−Ｑ〜ｆ−７に出方する。この各マスタモジュール
からの出力信号はワイヤード・オアされ、ある一定時間
後、優先制御線ｆ −０−ｆ−ｉの各（、Ｗ 号Ｌｍの
信号レベルは、マスタモジュール１〜８のうら最も優先
度の高いマスタモジュールの出力レベルに一致すること
になる。そして該マスタモジュールだけがあらかじめ設
定されているパス使用許可線選択装置３ｏよリパス使用
許可信号Ｈを受信することができる。たとえばマスタモ
ジュール１，２．３にバス使用要求が発生した場合を考
える。パス使用優先度はマスタモジュール１が最も商＜
、次いでマスタモジュール２．マスタモジュール乙の順
とする。従ってあらがしめ各マスタモジュールのパス使
用優先度設定装置２０とパス使用許可線選択装置３ｏを
第４図にもとづいて次のように設定しておく。パス使用
優先度設定装置２０（たとえはディジタルスイッチ構成
）Ｃ二ついては、マスタモジュール１の場合、端子（１
５−１６） 短絡、他の端子開放、マスタモジュール２
の場合、端子（１３−１４） 、 （１５−１６）短絡
、他の端子開放、マスタモジュール乙の場合、端子（ｉ
ｌ−１２）、 （１３−１４） 、 （１５−１６）短
絡、他の端子開放とし、パス使用許可線選択装置３０（
ディジタルスイッチル３の場合、端子（１１−１２）短
絡、他の端子開放とする。
けられたパス使用優先度に応じてバス使用制御時に、優
先制御線ｆ−０〜ｆ−７Ｃ出力すべき信号レベルとバス
使用許可線として選択すべき優０〜ｆ−７の各信号線と
ワイヤード・オア・ゲート４０−１〜４０−８．パス使
用優先度設定装置２０およびバス使用許可線選択装置３
０とのそれぞれの対応を示すものである。以下本実施例
の動作について説明する。共通パスｈｌ二接続された８
台の各マスタモジュール１〜８（＝は、割付けられたバ
ス使用優先度（１応じた優先度判定コードがパス使用優
先度設定装置２０にプリセットされている。優先度判定
コードは、バス使用制御中に各マスタモジュール１〜８
が優先制御線ｆ−０〜ｆ−７にワイヤード・オア・ゲー
ト４０−１〜４０−８を介して出力すべき信号レベル（
第４図に示したもの）（二もとづいて決定されるもので
ある。またパス使用優先度（１応じたパス使用許可線選
択装置３０の設定もあらかじめなされているものとする
。共通バスａが使用可能状態（二なったタイミングで、
バス使用要求のあるマスタモジュールは一斉にバス使用
制御要求信号Ｇをイネーブルにし、パス使用優先度設定
装置２０からの優先度判定コード信号をワイヤード・オ
ア・ゲート４０−１〜４ｏ−８を介して優先制イ！１１
線ｆ−Ｑ〜ｆ−７に出方する。この各マスタモジュール
からの出力信号はワイヤード・オアされ、ある一定時間
後、優先制御線ｆ −０−ｆ−ｉの各（、Ｗ 号Ｌｍの
信号レベルは、マスタモジュール１〜８のうら最も優先
度の高いマスタモジュールの出力レベルに一致すること
になる。そして該マスタモジュールだけがあらかじめ設
定されているパス使用許可線選択装置３ｏよリパス使用
許可信号Ｈを受信することができる。たとえばマスタモ
ジュール１，２．３にバス使用要求が発生した場合を考
える。パス使用優先度はマスタモジュール１が最も商＜
、次いでマスタモジュール２．マスタモジュール乙の順
とする。従ってあらがしめ各マスタモジュールのパス使
用優先度設定装置２０とパス使用許可線選択装置３ｏを
第４図にもとづいて次のように設定しておく。パス使用
優先度設定装置２０（たとえはディジタルスイッチ構成
）Ｃ二ついては、マスタモジュール１の場合、端子（１
５−１６） 短絡、他の端子開放、マスタモジュール２
の場合、端子（１３−１４） 、 （１５−１６）短絡
、他の端子開放、マスタモジュール乙の場合、端子（ｉ
ｌ−１２）、 （１３−１４） 、 （１５−１６）短
絡、他の端子開放とし、パス使用許可線選択装置３０（
ディジタルスイッチル３の場合、端子（１１−１２）短
絡、他の端子開放とする。
バス使用制御が開始されると、マスタモジュール１．２
．３は第４図（＝示すパス使用優先度１，２゜３（一対
応する信号を優先制御線ｆＯｔｆ−１，ｆ−２（二出力
する。優先制御線ｆ−Ｑ〜ｆ−７はワイヤード・オア信
号線であるから、マスタモジュール２．６が優先制御線
ｆ−ｉに出力した’）（ｉｇｈ”（以下″′Ｈ＃と記す
。）レベル、およびマスタモジュール３が優先制御線ｔ
−２に出力したＨ”はそれぞれマスタモジュール１が出
力した”Ｌ″（二打ち消され、結局優先制御線ｆ−０〜
ｆ−７の信号レベルはｆ −［］のみが″Ｈ″、他はす
べてＬ”となる。バス使用許可信号は”Ｈ″レベル有効
であるとする。マスクモ・クユール５は優先制御線ｆ−
２を、マスタモジュール２は優先制御線ｆ−１をパス使
用許可信号線として使用しているので、そＪｔ、それパ
ス使用許可信号Ｈは”′Ｌ”レベルであり、パスの使用
は許可されず待たされることになる。優先制御線ｆ−Ｑ
をパス使用許可信号線として使用しているマスタモジュ
ール１のみがパス使用許可信号Ｈが“Ｈ”レベルである
ことから、パスの使用権を獲得し、データ転送を開始す
ることができる。
．３は第４図（＝示すパス使用優先度１，２゜３（一対
応する信号を優先制御線ｆＯｔｆ−１，ｆ−２（二出力
する。優先制御線ｆ−Ｑ〜ｆ−７はワイヤード・オア信
号線であるから、マスタモジュール２．６が優先制御線
ｆ−ｉに出力した’）（ｉｇｈ”（以下″′Ｈ＃と記す
。）レベル、およびマスタモジュール３が優先制御線ｔ
−２に出力したＨ”はそれぞれマスタモジュール１が出
力した”Ｌ″（二打ち消され、結局優先制御線ｆ−０〜
ｆ−７の信号レベルはｆ −［］のみが″Ｈ″、他はす
べてＬ”となる。バス使用許可信号は”Ｈ″レベル有効
であるとする。マスクモ・クユール５は優先制御線ｆ−
２を、マスタモジュール２は優先制御線ｆ−１をパス使
用許可信号線として使用しているので、そＪｔ、それパ
ス使用許可信号Ｈは”′Ｌ”レベルであり、パスの使用
は許可されず待たされることになる。優先制御線ｆ−Ｑ
をパス使用許可信号線として使用しているマスタモジュ
ール１のみがパス使用許可信号Ｈが“Ｈ”レベルである
ことから、パスの使用権を獲得し、データ転送を開始す
ることができる。
第５図は本発明の具体的な一実施例の構成図である。第
３図と同じ記号は同じ部分を示す。前述した本発明にお
けるパス使用制御方法の原理説明において想定した優先
制御線ｆ−０〜ｆ−７を共通バスａ、転送制御信号線Ｓ
（データ信号線、アドレス信号線等）で代用させるため
に、バス使用優先度設定装置２０から出力される優先度
判定コードの出力ルートおよびパス使用許可線選択装置
３０への入力ルートを、出力あるいは入力の転送制御信
号線Ｓと兼用させる構成にしている。１２０は転送制御
部で、６０は出力側転送制御信号線Ｐと優先度判定コー
ド信号線Ｑとの切換えを行うためのセレクタであり、ゲ
ート９０−２はパス使用制御中のみパス使用許可信号線
Ｈを有効にするためのものである。４０はワイヤード・
オア用ＮＡＮＤゲートで構成されるパスドライバであり
、７０はパスレシーバゲートからなる。ここで優先度判
定コード信号と出力側転送制御信号は同一のパスドライ
バ４０を使用しているため、パス使用制御中に優先度判
定コード信号の出力用として使用されないワイヤード・
オア用ＮＡＮＤゲート（二″′Ｌ”レベルを入力すべく
パス使用優先度設定装置２０においてコード設定を行う
必要がある。これは第６図のパス使用制御方法の原理説
明図において、バス使用優先度設定装置２０の端子（１
５−１，Ｉｓ）およびワイヤード・オア・ゲート４０−
８に相当する部分である。フリップフロップ８０−１
、８０−２ 、 ＡＮＤゲート９０−１．ＮＡＮＤゲー
ト１０ｏ、ディレィ要素１１０はセレクタ６０およびＡ
ＮＤゲート９０−２の制御をはじめとしたパス使用権獲
得のための制御を行うものである。
３図と同じ記号は同じ部分を示す。前述した本発明にお
けるパス使用制御方法の原理説明において想定した優先
制御線ｆ−０〜ｆ−７を共通バスａ、転送制御信号線Ｓ
（データ信号線、アドレス信号線等）で代用させるため
に、バス使用優先度設定装置２０から出力される優先度
判定コードの出力ルートおよびパス使用許可線選択装置
３０への入力ルートを、出力あるいは入力の転送制御信
号線Ｓと兼用させる構成にしている。１２０は転送制御
部で、６０は出力側転送制御信号線Ｐと優先度判定コー
ド信号線Ｑとの切換えを行うためのセレクタであり、ゲ
ート９０−２はパス使用制御中のみパス使用許可信号線
Ｈを有効にするためのものである。４０はワイヤード・
オア用ＮＡＮＤゲートで構成されるパスドライバであり
、７０はパスレシーバゲートからなる。ここで優先度判
定コード信号と出力側転送制御信号は同一のパスドライ
バ４０を使用しているため、パス使用制御中に優先度判
定コード信号の出力用として使用されないワイヤード・
オア用ＮＡＮＤゲート（二″′Ｌ”レベルを入力すべく
パス使用優先度設定装置２０においてコード設定を行う
必要がある。これは第６図のパス使用制御方法の原理説
明図において、バス使用優先度設定装置２０の端子（１
５−１，Ｉｓ）およびワイヤード・オア・ゲート４０−
８に相当する部分である。フリップフロップ８０−１
、８０−２ 、 ＡＮＤゲート９０−１．ＮＡＮＤゲー
ト１０ｏ、ディレィ要素１１０はセレクタ６０およびＡ
ＮＤゲート９０−２の制御をはじめとしたパス使用権獲
得のための制御を行うものである。
第６図にパス使用制御のタイムチャートを示す。
信号線Ｋに共通パス使用要求信号ＢＲＱが出力され、し
かもパス使用中信号線すのパス使用中信号−ＢＢＳＹが
落ちると、パス使用制御要求信号ＢＣＲＱが信号線Ｇに
出力され、セレクタ６０は優先度判定コード信号を共通
バスに出力し、ＡＮＤゲート９０−２はパス使用許可信
号ＰＭＴを信号線Ｈに出力すべく該ゲートを開く。パス
インターフェース部ゲート類を構成するＩＣの遅延時間
およびパスの伝播時間を考慮して、パス使用制御要求信
号ＢＣＲＱを遅延させた信号Ｄｅムｙｅｄ ＢＣＲＱの
立上りエツジで、この時点では既に安定しているバス使
用許可信号ＰＭＴをラッチする。今、パス使用許可信号
ＰＭＴが”Ｈ”レベルであれば、ワイヤード・オア用Ｎ
ＡＮＤゲート１００を介して自らパス使用中信号ＢＢＳ
Ｙを出力するとともに、パス使用制御要求信号ＢＣＲＱ
およびパス使用要求信号ＢＲＱを落とす。共通パスａの
使用権を獲得したマスタモジュールはデータ転送を開始
し、転送終了の時点で終了信号ＥＮＤｉによりパス使用
中信号ＢＢＳＹを落とし共通バスａを開放する。パス使
用制御時にバス使用許可信号が”Ｌ”レベルであると、
自分よりパス使用優先１芙の高いマスタモジュールの共
通パス使用が済むまで待ｉ幾することになる。
かもパス使用中信号線すのパス使用中信号−ＢＢＳＹが
落ちると、パス使用制御要求信号ＢＣＲＱが信号線Ｇに
出力され、セレクタ６０は優先度判定コード信号を共通
バスに出力し、ＡＮＤゲート９０−２はパス使用許可信
号ＰＭＴを信号線Ｈに出力すべく該ゲートを開く。パス
インターフェース部ゲート類を構成するＩＣの遅延時間
およびパスの伝播時間を考慮して、パス使用制御要求信
号ＢＣＲＱを遅延させた信号Ｄｅムｙｅｄ ＢＣＲＱの
立上りエツジで、この時点では既に安定しているバス使
用許可信号ＰＭＴをラッチする。今、パス使用許可信号
ＰＭＴが”Ｈ”レベルであれば、ワイヤード・オア用Ｎ
ＡＮＤゲート１００を介して自らパス使用中信号ＢＢＳ
Ｙを出力するとともに、パス使用制御要求信号ＢＣＲＱ
およびパス使用要求信号ＢＲＱを落とす。共通パスａの
使用権を獲得したマスタモジュールはデータ転送を開始
し、転送終了の時点で終了信号ＥＮＤｉによりパス使用
中信号ＢＢＳＹを落とし共通バスａを開放する。パス使
用制御時にバス使用許可信号が”Ｌ”レベルであると、
自分よりパス使用優先１芙の高いマスタモジュールの共
通パス使用が済むまで待ｉ幾することになる。
本発明のパス使用制御方式では、＄６図のパス使用制御
方法の原理説明図で示したような、ある程度パス使用制
御用信号が必要ではあるが、非常（二構成が簡単なもの
から、若干の回路を追加するだけで、マスタモジュール
数とは無関係にパス使用制御用信号線が１本で済むよう
な構成のパス使用制御装置の実現が可能となる。バス使
用優先度設定装置２０や、パス使用許可線選択装置３０
を、ソフトウＪ−アでコードの設定や、ビット選択可能
なプリセット装置、マルチプレクサ装置とすれは、各マ
スタモジュールのパス使用優先度の設定に柔軟性を持た
せることも可能（−なる。パス使用制御は容易に非同期
的に行えるが、パスクロック等に同期させて行っても構
わない。
方法の原理説明図で示したような、ある程度パス使用制
御用信号が必要ではあるが、非常（二構成が簡単なもの
から、若干の回路を追加するだけで、マスタモジュール
数とは無関係にパス使用制御用信号線が１本で済むよう
な構成のパス使用制御装置の実現が可能となる。バス使
用優先度設定装置２０や、パス使用許可線選択装置３０
を、ソフトウＪ−アでコードの設定や、ビット選択可能
なプリセット装置、マルチプレクサ装置とすれは、各マ
スタモジュールのパス使用優先度の設定に柔軟性を持た
せることも可能（−なる。パス使用制御は容易に非同期
的に行えるが、パスクロック等に同期させて行っても構
わない。
発明の効果
以上詳述したよう（二、本発明によれはパス使用制御の
ための専用信号線が著しく減少しく最少で１本でよい。
ための専用信号線が著しく減少しく最少で１本でよい。
）、しかもマスタモジュールの数は、パス使用制御１の
ための専用信号線の数とは無関係に拡張できる。最大で
転送制御線数まで拡張できる。また各マスタモジュール
ごと（ニバス使用制御を行わせるため、各マスタモジュ
ールの独立性が保たれており、１個のマスタモジュール
のパス使用制御機能が故障しても、そのマスタモジュー
ルの機能が縮退するだけでシステム全体の機能が停止す
る事態は殆ど回避され、信頼性の高いパス使用擢制御が
達成される。さらにパス使用制御と信号転送制御をオー
バラップさせることが不可能な場合、たとえば該両制御
を転送制御信号線を共用して行う場合でもパス使用制御
に要する時間は極めて短時間であり、非常に効率よくパ
ス使用権の交換が可能である。本発明は簡単な構成であ
ることから、安価（二装置を実現できることは言うまで
もない。
ための専用信号線の数とは無関係に拡張できる。最大で
転送制御線数まで拡張できる。また各マスタモジュール
ごと（ニバス使用制御を行わせるため、各マスタモジュ
ールの独立性が保たれており、１個のマスタモジュール
のパス使用制御機能が故障しても、そのマスタモジュー
ルの機能が縮退するだけでシステム全体の機能が停止す
る事態は殆ど回避され、信頼性の高いパス使用擢制御が
達成される。さらにパス使用制御と信号転送制御をオー
バラップさせることが不可能な場合、たとえば該両制御
を転送制御信号線を共用して行う場合でもパス使用制御
に要する時間は極めて短時間であり、非常に効率よくパ
ス使用権の交換が可能である。本発明は簡単な構成であ
ることから、安価（二装置を実現できることは言うまで
もない。
第１図は従来の直列形マルチマスクシステムの構成、第
２図は従来の並列形マルチマスクシステムの構成、第６
図は本発明のパス使用制御方式の一実施例の構成、第４
図は本発明の実施例における構成各要素の対応を示す図
、第５図は本発明の具体的な一実施例の構成、第６図は
本発明の具体的一実施例のパス使用制御のタイムチャー
トを示す図である。 １〜％・・・マスタモジュール、ａ・・・、１１パス、
ｂ・・・パス使用中信号線、Ｃ・・・バスイ致先使用制
御線、１０・・・パス使用制御装置、ｄ・・・パス使用
要求信号線、ｅ・・・パス使用許可信号線、２０・・・
パス使用優先度設定装置、３０・・・パス使用許可線選
択装置、４〇−１〜４０−８・・・ワイヤード・オア・
ゲート、５０−１〜５０−７・・・プルアップ抵抗、ｆ
・・・伽先制御線、Ｇ・・・パス使用制御要求信号、■
・・・パス使用許可信号、４１・・・ワイヤード・オア
を意味する記号、４０・・・ワイヤード・オア用パスド
ライバ、６０・・・セレクタ、７０・・・パスレシーバ
、８０−１．８０−２・・・フリップフロップ、９０−
１．９０−２・・・ＡＮＤゲート、１０（）・・・ワイ
ヤード・オア用ＮＡＮＤゲート、１１０・・・ディレィ
要素、１２０・・・転送制御部、Ｇ 、 Ｈ、Ｋ 、
Ｐ 、Ｑ、 １”ｔ 、 Ｓ・・信号線 特許出願人 富士電機製造株式会ネ土（外１名） 代理人 弁理士玉蟲久五部 （外３名） 第１図 第２図 第３図 第４図 第６図
２図は従来の並列形マルチマスクシステムの構成、第６
図は本発明のパス使用制御方式の一実施例の構成、第４
図は本発明の実施例における構成各要素の対応を示す図
、第５図は本発明の具体的な一実施例の構成、第６図は
本発明の具体的一実施例のパス使用制御のタイムチャー
トを示す図である。 １〜％・・・マスタモジュール、ａ・・・、１１パス、
ｂ・・・パス使用中信号線、Ｃ・・・バスイ致先使用制
御線、１０・・・パス使用制御装置、ｄ・・・パス使用
要求信号線、ｅ・・・パス使用許可信号線、２０・・・
パス使用優先度設定装置、３０・・・パス使用許可線選
択装置、４〇−１〜４０−８・・・ワイヤード・オア・
ゲート、５０−１〜５０−７・・・プルアップ抵抗、ｆ
・・・伽先制御線、Ｇ・・・パス使用制御要求信号、■
・・・パス使用許可信号、４１・・・ワイヤード・オア
を意味する記号、４０・・・ワイヤード・オア用パスド
ライバ、６０・・・セレクタ、７０・・・パスレシーバ
、８０−１．８０−２・・・フリップフロップ、９０−
１．９０−２・・・ＡＮＤゲート、１０（）・・・ワイ
ヤード・オア用ＮＡＮＤゲート、１１０・・・ディレィ
要素、１２０・・・転送制御部、Ｇ 、 Ｈ、Ｋ 、
Ｐ 、Ｑ、 １”ｔ 、 Ｓ・・信号線 特許出願人 富士電機製造株式会ネ土（外１名） 代理人 弁理士玉蟲久五部 （外３名） 第１図 第２図 第３図 第４図 第６図
Claims (1)
- 【特許請求の範囲】 ｍ 複ｅのマスタモジュールが共通バスに並列接続さ
れている共通バスマルチマスクシステムにおいて、該複
数のマスタモジュールのそれぞれに、該共通パスの使用
優先度について高い使用優先度が低い使用優先度を打消
す共通パス使用優先度判定コードを設定し、該共通バス
使用要求があるマスタモジュールは、該共通バス使用要
求のコードを共通パス使用制御線に出力し、該出力した
コードが他のマスタモジュールから出力されたコードに
打ち消されず、かつ該共通バスが他のマスタモジュール
から解放されている場合（二該共通パスを使用＝Ｉ能と
することを特徴とするパス使用制御方式。 （２）前記マスタモジュールが出力した共通パス使用優
先ヴ判定コードは、他のマスタモジュールから出力され
たコードに打消されたか否かを該共通パス使用優先度判
定コードの１ピツトをチェックすることで判定できるコ
ードであり、該共通パス使用優先度判定コードを該マス
タモジュールのそれぞれに設定することを特徴とする特
許請求の範囲第１項記載のパス使用制御方式。 （３）前記共通バス使用優先度判定コード信号を出力す
るパス使用制御用の信号線として、前記複数のマスタモ
ジュールのそれぞれに割当てられた共通パスの転送制御
用信号線を共用することを特徴とする特許請求の範囲第
１項記載のパス使用制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19006482A JPS5979331A (ja) | 1982-10-29 | 1982-10-29 | バス使用制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19006482A JPS5979331A (ja) | 1982-10-29 | 1982-10-29 | バス使用制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979331A true JPS5979331A (ja) | 1984-05-08 |
Family
ID=16251739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19006482A Pending JPS5979331A (ja) | 1982-10-29 | 1982-10-29 | バス使用制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134753A (ja) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | マルチプロセツサシステム |
| JPH01120601A (ja) * | 1987-11-05 | 1989-05-12 | Honda Motor Co Ltd | ２個のｃｐｕを用いたコントローラ |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057347A (ja) * | 1973-09-19 | 1975-05-19 | ||
| JPS50156838A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS51236A (ja) * | 1974-06-19 | 1976-01-05 | Tokyo Electric Power Co | |
| JPS5160428A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| JPS5463634A (en) * | 1977-10-03 | 1979-05-22 | Nec Corp | Bus controller |
| JPS5513475A (en) * | 1978-07-14 | 1980-01-30 | Nec Corp | Bus selection system |
| JPS56140458A (en) * | 1980-04-02 | 1981-11-02 | Fuji Electric Co Ltd | Control system for priority order for common bus use |
-
1982
- 1982-10-29 JP JP19006482A patent/JPS5979331A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057347A (ja) * | 1973-09-19 | 1975-05-19 | ||
| JPS50156838A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS51236A (ja) * | 1974-06-19 | 1976-01-05 | Tokyo Electric Power Co | |
| JPS5160428A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| JPS5463634A (en) * | 1977-10-03 | 1979-05-22 | Nec Corp | Bus controller |
| JPS5513475A (en) * | 1978-07-14 | 1980-01-30 | Nec Corp | Bus selection system |
| JPS56140458A (en) * | 1980-04-02 | 1981-11-02 | Fuji Electric Co Ltd | Control system for priority order for common bus use |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134753A (ja) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | マルチプロセツサシステム |
| JPH01120601A (ja) * | 1987-11-05 | 1989-05-12 | Honda Motor Co Ltd | ２個のｃｐｕを用いたコントローラ |
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