JPS6252336B2 - - Google Patents
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- Publication number
- JPS6252336B2 JPS6252336B2 JP57144113A JP14411382A JPS6252336B2 JP S6252336 B2 JPS6252336 B2 JP S6252336B2 JP 57144113 A JP57144113 A JP 57144113A JP 14411382 A JP14411382 A JP 14411382A JP S6252336 B2 JPS6252336 B2 JP S6252336B2
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- JP
- Japan
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- bus
- blockage
- module
- register
- modules
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 description 9
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は、複数の個別装置によつて共通に使用
される共通装置（例えば情報転送バス）と、該複
数の個別装置からの共通装置使用要求のうちいず
れか１つを選択的に受ける制御を行なう要求受付
制御回路部とを有する処理装置において、一時的
に共通装置を見かけ上の過負荷状態に設定可能と
した過負荷制御方式に関する。
される共通装置（例えば情報転送バス）と、該複
数の個別装置からの共通装置使用要求のうちいず
れか１つを選択的に受ける制御を行なう要求受付
制御回路部とを有する処理装置において、一時的
に共通装置を見かけ上の過負荷状態に設定可能と
した過負荷制御方式に関する。
(ロ) 従来技術と問題点
例えば、情報転送バスに複数のモジユール（主
記憶メモリ、演算実行部、入出力装置制御部、通
信制御部等前記バスに接続されている制御部を云
う）を接続した処理装置において、バスの過負荷
状態を発生させたり、複数モジユールからのバス
使用要求に対する正常性の確認を行うためには、
全モジユールを動作させる必要があり、このため
には専用のテストプログラムの開発、全入力
装置および回線等を一斉に動作させる等の方法が
従来技術で採用され、これらの準備・作業の工数
が大であるとともに、環境の設定に多大の労力を
ついやしていた。
記憶メモリ、演算実行部、入出力装置制御部、通
信制御部等前記バスに接続されている制御部を云
う）を接続した処理装置において、バスの過負荷
状態を発生させたり、複数モジユールからのバス
使用要求に対する正常性の確認を行うためには、
全モジユールを動作させる必要があり、このため
には専用のテストプログラムの開発、全入力
装置および回線等を一斉に動作させる等の方法が
従来技術で採用され、これらの準備・作業の工数
が大であるとともに、環境の設定に多大の労力を
ついやしていた。
(ハ) 発明の目的
本発明は上記の点を解決し、簡単な構成で容易
に共通装置を過負荷状態に見せかけることを可能
にすることを目的としている。
に共通装置を過負荷状態に見せかけることを可能
にすることを目的としている。
(ニ) 発明の構成
上記目的を達成するために本発明は複数の個別
装置によつて共通に使用される共通装置と、該複
数の個別装置からの共通装置使用要求のうちいず
れか１つを選択的に受付る制御を行なう要求受付
制御回路部とを有する処理装置において、指示さ
れた時間だけ一時的に上記要求受付制御回路部の
一部または全体を閉塞する閉塞制御回路部をそな
え、上記複数の個別装置の一部または全体からの
共通装置使用要求を抑止することにより、当該共
通装置を凝似的に過負荷状態に設定せしめるよう
にしたことを特徴とする。
装置によつて共通に使用される共通装置と、該複
数の個別装置からの共通装置使用要求のうちいず
れか１つを選択的に受付る制御を行なう要求受付
制御回路部とを有する処理装置において、指示さ
れた時間だけ一時的に上記要求受付制御回路部の
一部または全体を閉塞する閉塞制御回路部をそな
え、上記複数の個別装置の一部または全体からの
共通装置使用要求を抑止することにより、当該共
通装置を凝似的に過負荷状態に設定せしめるよう
にしたことを特徴とする。
(ホ) 発明の実施例
第１図は１本の情報転送バス１に主記憶モジユ
ール（MM）２、プログラム処理モジユール
（PC）３、入出力装置及び回線等をPCからの指
令に基づき制御する周辺制御モジユール（M1〜
Mn）４を接続した一般的な処理装置の構成図で
ある。各モジユール相互間の情報の転送は以下の
ようにして行なわれる。PCからの動作指示を受
けると、各モジユールは独立に動作し必要に応じ
て各モジユール間の情報の転送を情報転送バス１
を使用して行なうが、各モジユールが同時にバス
を使用しないようにするため、PC内部又は独立
して１つのバス使用権決定回路５を設け１つのモ
ジユールが他のモジユールに、バスを介して情報
転送する場合、バス使用要求信号REQを前記回
路５に送出し、前記回路５は他のモジユールが使
用中でなければバス使用許可信号ACKを返送
し、このACKを受けたモジユールのみが一定時
間バスを使用する方法が一般的に採用されてい
る。
ール（MM）２、プログラム処理モジユール
（PC）３、入出力装置及び回線等をPCからの指
令に基づき制御する周辺制御モジユール（M1〜
Mn）４を接続した一般的な処理装置の構成図で
ある。各モジユール相互間の情報の転送は以下の
ようにして行なわれる。PCからの動作指示を受
けると、各モジユールは独立に動作し必要に応じ
て各モジユール間の情報の転送を情報転送バス１
を使用して行なうが、各モジユールが同時にバス
を使用しないようにするため、PC内部又は独立
して１つのバス使用権決定回路５を設け１つのモ
ジユールが他のモジユールに、バスを介して情報
転送する場合、バス使用要求信号REQを前記回
路５に送出し、前記回路５は他のモジユールが使
用中でなければバス使用許可信号ACKを返送
し、このACKを受けたモジユールのみが一定時
間バスを使用する方法が一般的に採用されてい
る。
第２図は、本発明における一実施例の要部ブロ
ツク図である。本実施例によれば各モジユールか
らの要求信号REQ１〜REQnは、ゲートＡ６を介
してバス使用権決定回路５に入力されており、通
常状態においてはバスイネーブルフリツプフロツ
プ（FF）７はオフ（OFF）状態にあり、ゲート
Ｂ８を介してゲートＡ６に論理“１”が入力され
ている。従つて各モジユールからのREQ１〜
REQnは、そのままゲートＡ６を介してバス使用
権決定回路５に入力される。今各モジユールから
の要求を一定周期で一定時間禁止しようとした場
合、プログラム又は操作盤等からＢレジスタ９に
閉塞時間値（T1）を、Ｉレジスタ１０に解放時
間値（T2）を基本クロツク１１の整数倍の値に
よりセツトし、閉塞信号をオン（ON）とすれ
ば、バスイネーブルFF７、バス閉塞フリツプフ
ロツプ（FF）１２（Ｊ／Ｋフリツプフロツプ）
共ONとなり、ゲートＢ８の出力は論理“０”と
なるため、各モジユールからのREQ１〜REQnは
ゲートＡ６で抑止され、従つて各モジユールから
のバス使用要求信号は受付けられない。同時に閉
塞信号Ｋより、Ｂレジスタ９により設定された閉
塞時間値（T1）は、選択回路１３を介してダウ
ンカウンタ１４にセツトされる。ダウンカウンタ
１４は、基本クロツク１１を基に−１づつ、カウ
ントダウンし、オール（ALL）−０（Ｂレジスタ
９の閉塞時間値）となるとキヤリアを発生する。
この信号はバス閉塞FF１２に入力され、本FF１
２はＪ／Ｋフリツプフロツプであるため、ONか
らOFFに変化し、ゲートＢ８は論理“０”から
論理“１”となり、今までゲートＡ６で抑止して
いたREQ１〜REQnはバス使用権決定回路５に受
付けられる。又前記キヤリア信号は選択回路１３
に入力され、キヤリア入力による変化直前のバス
閉塞FF１２ONの条件により、Ｉレジスタ１０に
設定された解放時間値（T2）が選択回路１３を
介して、ダウンカウンタ１４にセツトされる。ダ
ウンカウンタ１４は再び、基本クロツク１１を基
に−１づつカウントダウンし、オール（ALL）−
０（Ｉレジスタ１０の解放時間値）となると再び
キヤリヤを発生し、この信号はバス閉塞FF１２
に入力されるため、本FF１２は今度はOFFから
ONに変化することにより、ゲートＢ８は論理
“１”から論理“０”となり、再びゲートＡ６で
REQ１〜ｎを抑止する。又前記キヤリア信号と
キヤリア入力による変化直前のバス閉塞FF１
２・OFFの条件により、Ｂレジスタ９の値がダ
ウンカウンタ１４に設定され、前記と同様な動作
を繰返す。次に、本動作によるバス閉塞を解除さ
せるには、プログラム又は操作盤等から解除信号
を与えることによりバスイネーブルFF７はOFF
となり、バス閉塞FF１２のOFFにかかわらずゲ
ートＢ８の出力は論理“１”となりREQ１〜ｎ
はゲートＡ６を介して無条件にバス使用権決定回
路５に導びかれる。
ツク図である。本実施例によれば各モジユールか
らの要求信号REQ１〜REQnは、ゲートＡ６を介
してバス使用権決定回路５に入力されており、通
常状態においてはバスイネーブルフリツプフロツ
プ（FF）７はオフ（OFF）状態にあり、ゲート
Ｂ８を介してゲートＡ６に論理“１”が入力され
ている。従つて各モジユールからのREQ１〜
REQnは、そのままゲートＡ６を介してバス使用
権決定回路５に入力される。今各モジユールから
の要求を一定周期で一定時間禁止しようとした場
合、プログラム又は操作盤等からＢレジスタ９に
閉塞時間値（T1）を、Ｉレジスタ１０に解放時
間値（T2）を基本クロツク１１の整数倍の値に
よりセツトし、閉塞信号をオン（ON）とすれ
ば、バスイネーブルFF７、バス閉塞フリツプフ
ロツプ（FF）１２（Ｊ／Ｋフリツプフロツプ）
共ONとなり、ゲートＢ８の出力は論理“０”と
なるため、各モジユールからのREQ１〜REQnは
ゲートＡ６で抑止され、従つて各モジユールから
のバス使用要求信号は受付けられない。同時に閉
塞信号Ｋより、Ｂレジスタ９により設定された閉
塞時間値（T1）は、選択回路１３を介してダウ
ンカウンタ１４にセツトされる。ダウンカウンタ
１４は、基本クロツク１１を基に−１づつ、カウ
ントダウンし、オール（ALL）−０（Ｂレジスタ
９の閉塞時間値）となるとキヤリアを発生する。
この信号はバス閉塞FF１２に入力され、本FF１
２はＪ／Ｋフリツプフロツプであるため、ONか
らOFFに変化し、ゲートＢ８は論理“０”から
論理“１”となり、今までゲートＡ６で抑止して
いたREQ１〜REQnはバス使用権決定回路５に受
付けられる。又前記キヤリア信号は選択回路１３
に入力され、キヤリア入力による変化直前のバス
閉塞FF１２ONの条件により、Ｉレジスタ１０に
設定された解放時間値（T2）が選択回路１３を
介して、ダウンカウンタ１４にセツトされる。ダ
ウンカウンタ１４は再び、基本クロツク１１を基
に−１づつカウントダウンし、オール（ALL）−
０（Ｉレジスタ１０の解放時間値）となると再び
キヤリヤを発生し、この信号はバス閉塞FF１２
に入力されるため、本FF１２は今度はOFFから
ONに変化することにより、ゲートＢ８は論理
“１”から論理“０”となり、再びゲートＡ６で
REQ１〜ｎを抑止する。又前記キヤリア信号と
キヤリア入力による変化直前のバス閉塞FF１
２・OFFの条件により、Ｂレジスタ９の値がダ
ウンカウンタ１４に設定され、前記と同様な動作
を繰返す。次に、本動作によるバス閉塞を解除さ
せるには、プログラム又は操作盤等から解除信号
を与えることによりバスイネーブルFF７はOFF
となり、バス閉塞FF１２のOFFにかかわらずゲ
ートＢ８の出力は論理“１”となりREQ１〜ｎ
はゲートＡ６を介して無条件にバス使用権決定回
路５に導びかれる。
以上の動作を要約すれば、バスイネーブルFF
７がONの間は、バス閉塞FF１２がＢレジスタ９
で指定したT1時間ONとなりREQ１〜REQnを抑
止、Ｉレジスタ１０で指定したT2時間OFFとな
りREQ１〜REQnをバス使用権決定回路５に入力
する動作を繰返し、各モジユールからのバス使用
要求信号の受付けを一定時間、一定周期で抑止す
るものである。
７がONの間は、バス閉塞FF１２がＢレジスタ９
で指定したT1時間ONとなりREQ１〜REQnを抑
止、Ｉレジスタ１０で指定したT2時間OFFとな
りREQ１〜REQnをバス使用権決定回路５に入力
する動作を繰返し、各モジユールからのバス使用
要求信号の受付けを一定時間、一定周期で抑止す
るものである。
以上説明した如く本発明の一実施例によれば、
簡単な前記回路を付加することにより、プログラ
ム又は操作盤等からの設定情報により一定時間、
一定周期で各モジユールからのバス使用要求信号
を抑止することにより、各モジユールからはバス
を過負荷状態にしたと同等な状態にすること．
又、同時に複数モジユールからのバス使用要求に
伴なう、バス使用権決定の正常性の確認が行なえ
る等の効果がある。
簡単な前記回路を付加することにより、プログラ
ム又は操作盤等からの設定情報により一定時間、
一定周期で各モジユールからのバス使用要求信号
を抑止することにより、各モジユールからはバス
を過負荷状態にしたと同等な状態にすること．
又、同時に複数モジユールからのバス使用要求に
伴なう、バス使用権決定の正常性の確認が行なえ
る等の効果がある。
本発明の応用例としては、情報転送バスの使用
権の過負荷制御以外に複数モジユールから１つの
モジユールに対する割込受付回路にも応用でき
る。又、本発明の説明ではバス使用要求信号全体
を抑止および解除することを一実施例として説明
したが、変形例として、選択した特定の１モジユ
ールのみ、あるいは組合わせたｎ個のモジユール
について抑止及び解除を容易に実現できることは
明らかである。
権の過負荷制御以外に複数モジユールから１つの
モジユールに対する割込受付回路にも応用でき
る。又、本発明の説明ではバス使用要求信号全体
を抑止および解除することを一実施例として説明
したが、変形例として、選択した特定の１モジユ
ールのみ、あるいは組合わせたｎ個のモジユール
について抑止及び解除を容易に実現できることは
明らかである。
(ヘ) 発明の効果
本発明によれば、簡単な回路を付加するのみ
で、短時間のオペレーシヨンで各モジユールが使
用する情報転送バス等を見かけ上過負荷にし、処
理装置の過負荷テスト、およびバス使用権要求信
号等の同時発生による正常性の確認を容易に行な
うことができる。
で、短時間のオペレーシヨンで各モジユールが使
用する情報転送バス等を見かけ上過負荷にし、処
理装置の過負荷テスト、およびバス使用権要求信
号等の同時発生による正常性の確認を容易に行な
うことができる。
第１図は一般的な処理装置の構成図、第２図は
本発明の実施例の要部ブロツク図である。 図中、１は情報転送バス、２〜４は各種モジユ
ール、５はバス使用権決定回路、７はバスイネー
ブルフリツプフロツプ、９と１０はレジスタ、１
２はバス閉塞フリツプフロツプ、１３は選択回
路、１４はダウンカウンタである。
本発明の実施例の要部ブロツク図である。 図中、１は情報転送バス、２〜４は各種モジユ
ール、５はバス使用権決定回路、７はバスイネー
ブルフリツプフロツプ、９と１０はレジスタ、１
２はバス閉塞フリツプフロツプ、１３は選択回
路、１４はダウンカウンタである。
Claims (1)
- 【特許請求の範囲】 １ 複数のモジユールにより共通に使用されるバ
スと、該複数のモジユールからの該バス使用要求
のうちいずれか１つを選択的に受け付けるバス使
用権決定手段を備えたシステムにおいて、 閉塞時間情報を保持するレジスタと、閉塞開放
時間情報を保持するレジスタと、該両レジスタの
うちいずれか一方の値が選択的に初期設定される
ダウンカウンタと、該ダウンカウンタからの出力
信号により閉塞制御信号を発生するフリツプフロ
ツプと、該閉塞制御信号とモジユールからのバス
使用要求信号をゲート手段により制御することに
より該バスを所定時間擬似的に過負荷状態にする
ことを特徴とする過負荷制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144113A JPS5933524A (ja) | 1982-08-20 | 1982-08-20 | 過負荷制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144113A JPS5933524A (ja) | 1982-08-20 | 1982-08-20 | 過負荷制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933524A JPS5933524A (ja) | 1984-02-23 |
| JPS6252336B2 true JPS6252336B2 (ja) | 1987-11-05 |
Family
ID=15354483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144113A Granted JPS5933524A (ja) | 1982-08-20 | 1982-08-20 | 過負荷制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933524A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476334A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Test instrument for computer system |
| JP2006338484A (ja) * | 2005-06-03 | 2006-12-14 | Sony Corp | バス負荷試験装置およびそれを備えた処理システム |
| CN101857209B (zh) * | 2010-06-18 | 2013-01-16 | 四川大学 | 磷酸溶液低温蒸发浓缩和结晶的方法与设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143610A (ja) * | 1974-10-12 | 1976-04-14 | Fujitsu Ltd | |
| JPS5588148A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Test system of input-output control system |
-
1982
- 1982-08-20 JP JP57144113A patent/JPS5933524A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143610A (ja) * | 1974-10-12 | 1976-04-14 | Fujitsu Ltd | |
| JPS5588148A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Test system of input-output control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5933524A (ja) | 1984-02-23 |
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