JPS5847B2

JPS5847B2 - ワンチツプニユウシユツリヨクセイギヨカイロオモツジヨウホウシヨリシステム

Info

Publication number: JPS5847B2
Application number: JP2124575A
Authority: JP
Inventors: 五十川孝夫; 山本満; 新井純; 長谷部勇
Original assignee: Panafacom Ltd
Current assignee: Panafacom Ltd
Priority date: 1975-02-20
Filing date: 1975-02-20
Publication date: 1983-01-05
Also published as: JPS5195747A

Description

【発明の詳細な説明】本発明は、ワン・チップ入出力制御回路をもつ情報処理
システム、特にワン・チップで構成される入出力制御回
路がデータ授受の各種態様に適用できるよう、コントロ
ール・レジスタおよび複数態様のデータ授受制御回路を
もうけ、汎用性をもたせ得るようにしたワン・チップ入
出力制御回路をもつ情報処理システムに関するものであ
る。

一般にマイクロ・コンピュータにおいては、ＣＰＵチッ
プのみで使用されることは少なく、周辺用チップと組合
わせて使用される。

このため、入出力制御回路などもワン・チップに構成さ
れるが、該入出力制御回路を汎用性をもつものとするこ
とが強く望まれる。

しかし、入出力制御回路におけるデータの授受に複数種
類の態様があり、それらに適用できるようにすることが
必要である。

本発明は、上記の点を解決することを目的としており、
汎用性あるワン・チップ入出力制御回路を提供し、情報
処理システムの価格を大幅に減少せしめ得るようにする
ことを目的としている。

そしてそのため、本発明のワン・チップ入出力制御回路
をもつ情報処理システムは少なくとも中央処理装置とメ
モリと同一構成をもつ複数のワン・チップ入出力制御回
路とをそなえ、該入出力制御回路に接続された入出力デ
バイスを有する情報処理システムにおいて、上記入出力
制御回路チップ上に、少なくともコントロール・レジス
タ、スティタス・レジスタおよびデータ・バッファ・レ
ジスタをもうけると共に、当該入出力制御回路チップが
プログラム・モードにて動作するものとＤＭＡモードに
て動作するものとで共通に構成されてそのいずれか一方
で動作するよう定められてなり、かつ各入出力制御回路
チップは上記プログラム・モードと上記ＤＭＡモードと
のいずれか一方の動作モードのもとで上記データ・バッ
ファ・レジスタに対してデータを授受する複数種類のデ
ータ授受態様に対応した複数個の制御回路をそなえ、上
記コントロール・レジスタの内容に応じて上記複数のデ
ータ授受態様に対応した複数個の制御回路の１つを選択
的に有効化せしめ、上記ステータス・レジスタは、上記
プログラムモードと上記１ＤＭＡモードのいずれか一
方の動作モードによりかつ上記コントロール・レジスタ
の内容に応じてステータス情報がセットされるよう構成
したことを特徴としている。

以下図面を参照しつつ説明する。第１図は本発明の情報
処理システムの一実施例構成、第２図は入出力制御回路
１０ＰＯＲＴの構成を概念的に表わした一実施例、第３
図は第２図図示の構成を具現化した一実施例回路構成、
第４図は第３図図示のＣＮＲ，ＳＴＲ制御回路の構成を
表わす一実施例、第５図ないし第９図は夫々入出力制御
回路におけるデータ授受態様に対応したデータ授受制御
回路の一実施例構成、第１０図は第５図ないし第７図を
まとめて表わした所の第３図図示の読出回路の一実施例
構成、第１１図は第８図ないし第９図をまとめて表わし
た所の第３図図示の書込回路の一実施例構成を示す。

第１図において、１は中央処理装置（ＣＰＵチップ）、
２はメモリ（メモリ・チップ）、３ないし１０は夫々入
出力制御回路（入出力ポート・チップ）、１１は直接メ
モリ・アクセス制御装置（ＤＭＡ制御装置チップ）、１
２はバス切換回路、１３はデータ・バス線、１４はメモ
リ・バス線、１５はマルチプレクサで各入出力ポートか
らのＤＭＡ要求信号を図示しないサブチャネル・カウン
タの内容ＳＣ０，１によって選択的に抽出するもの、１
６はデコーダで上記内容ＳＣ０，１を解読してＤＭＡ動
作許可信号を対応する入出力ポートに分配するものを夫
々表わしている。

各入出力ポート３ないし１０は夫々図示しない入出力デ
バイスに接続されており、入出力ポート３ないし７はＤ
ＭＡモードで動作するものとして割りつけられ、入出力
ポート８ないし１０はプログラム・モードで動作するも
のとして割りつけられている。

なお、この割りつけは、各入出力ポートに対して外部か
ら例えば１つのピンに信号を与えるか否かによって行な
われる。

各入出力ポートは同一構成をもち、例えば８ビット単位
のデータ転送を行なうようにされ、＃０入出力ポート３
は＃０チャネルを構成し、＃１入出力ポート４は＃１チ
ャネルを構成し、＃２入出力ポート５は＃２チャネルを
構成し、＃３Ｕおよび＃３１入出カポートロ、７は一緒
になって１６ビツトのデータ幅をもつ＃３チャネルを構
成し、＃４入出力ポート８は＃４チャネルを構成し、＃
５Ｕおよび＃５１入出力ポート９，１０は一緒になって
１６ビツトのデータ幅をもつ＃５チャネルを構成してい
る。

そして＃０チャネルないし＃３チャネルはＤＭＡ制御装
置１１の管理のもとでメモリ２を直接アクセスし得るよ
うにされる。

なお、バス切換回路１２は、データ・バス線１３の上位
バイト線Ｕおよび下位バイト線ｌとメモリ・バス線１４
の上位バイト線Ｕおよび下位バイト線りとの対応を切換
えるようにする機能をそなえている。

上述の如き構成をとるデータ処理システムにおいて、入
出力ポート３ないし１０の構成に汎用性をもたせて、Ｉ
Ｃチップの種類数を少なくしようとすると、送受データ
の形式、データ・バス１３側から入出力デバイス側にデ
ータを書込みあるいはその逆に読取るための色々な態様
などに拘らず正しく適用できるよう各種のデータ送受態
様に見合う構成を用意しておくことが必要である。

第２図は入出力ポートの一実施例構成を概念的に示すも
ので、入出力ポート３ないし１０は少なくともコントロ
ール・レジスタ（ＣＮＲ）１７、ステータス・レジスタ
（ＳＴＲ）１８、リード・バッファ・レジスタ（ＲＢＲ
）１９およびライト・バッファ・レジスタ（ＷＢＲ）２
０をそなえている。

また第３図は第２図図示の構成を具現化したものであっ
て、図中７８はＣＮＲ，ＳＴＲ制御回路であって上記コ
ントロール・レジスタ（ＣＮＲ）１７およびステータス
・レジスタ（ＳＴＲ）１８を制御するもの、７９はコン
トロール・レジスタ用デコーダ、８０は読出回路、８１
は書込回路を表わしている。

更に第４図は第３図図示のＣＮＲ。ＳＴＲ制御回路７
８の一実施例構成を示したものであり、第５図ないし第
９図はデータ授受の各種態様に対応した制御回路構成を
示している。

図中１３は第１図に示すデータ・バス、１７，１８゜１
９．２０は夫々第２図に対応し、２１ないし３１は外部
ピン、３２．３３は夫々微分回路、３４ないし３９は夫
々アンド回路、４０ないし４２は夫々オア回路、４３，
４４は夫々ノット回路、４５ないし５１は夫々Ｒ−８形
フリップ・フロップ、５２．５３は夫々Ｄ形フリップ・
フロップ、５４ないし６８は夫々ナンド回路、６９はオ
ア回路、７０ないし７７は夫々ノット回路を表わしてい
る。

第１０図は上記第５図ないし第７図をまとめて表わした
所の第３図図示の読出回路の一実施例構成、第１１図は
上記第８図ないし第９図をまとめて表わした所の第３図
図示の書込回路の一実施例構成を表わしており、図中の
符号は第５図ないし第９図に対応している。

以下、第２図ないし第１１図を必要に応じて夫々参照し
つつ入出力制御回路特に各種レジスタの機能について説
明する。

（１）コントロール・レジスタ（ＣＮＲ）１７該コント
ロール・レジスタ１７のビット構成は第２図中にテーブ
ル（■）としてまとめて示されており、以下に説明する
制御動作は第３図図示のＣＮＲ，ＳＴＲ制御回路７８に
て実施される。

「インタラブド・マスク」は割込み許可用ビットであり
、論理「１」が与えられるとき割込許可状態となり、後
述のステータス・レジスタ（ＳＴＲ）１８のインタラブ
ド０ないし２がセットされると、中央処理装置１（第１
図）に対し割込み要求信号が出される。

逆に論理「０」であれば割込み禁止状態となり、割込要
求信号は送出されない。

「パリティ・チェック指定」はデータ・バスに対しパリ
ティ・ビット付で使用するか否かの指定を行なうビット
であり、論理「１」が与えられるときデータは（８ビツ
ト＋１パリテイ）となり、奇数パリティとして扱われる
。

「リード／ライト・モード指定」はデータ転送に当って
データの取扱い方を指示するものである。

なおデータ転送がリードであるかライトであるかを指定
するものは後述の「コマンド０」で与えられ、該「コマ
ンド０」と共に各種の転送態様を指定する。

該態様指定は図中テーブル（■）としてまとめて示され
ており、第３図においてはコントロール・レジスタ用デ
コーダ７９によって決定される。

各態様において如何なる動作が行なわれるかは後述され
る。

「コマンド０」は前述した如くデータ・バスの方向を決
め、論理「０」のときリード方向（入出力デバイスから
入出力ポートへ）が指定され、論理「１」のときライト
方向（入出力ポートから入出力デバイスへ）が指定され
る。

「コマンド２」および「コマンド３」は入出力デバイス
に対するコマンドであり、例えば入出力デバイス側のレ
ジスタの指定などを行なう。

「コマンド１」はデバイス・スタート用として用いられ
、命令でセット・リセットできるようにされるが、後述
のステータス・レジスタ（ＳＴＲ）１８のインタラブド
１および２が発生されると自動的にリセットされる。

これらのコマンド０〜３は第４図図示の外部ピン２１．
２４，２２，２３および第３図に示される制御信号線群
として当該入出力ポートより出力される。

なお当該チャンネルがＤＭＡモードで使用され、この「
コマンド１」ビット論理「１」のときには上記インクラ
ブド０をＤＭＡ要求信号として利用するようにされる（
後述のテーブル（■）参照）。

コントロール・レジスタ１７のビット２，３゜４のパタ
ーンによってデータ転送態様を指定することを述べたが
、この態様について説明する。

ａ）直接リード・態様・・・・・・該態様が指定された
ときには、第１０図点線のナンド回路５４が有功化され
、より具体的には第５図図示のナンド回路５４，５５．
・・・、５６が有効化され、リード命令が発生された時
点で入力側に存在するデータがそのままデータバス１３
（第１図）にいわゆる“たれ流し”的に読込まれる。

ｂ）パルス入力リード・態様・・・・・・該態様が指定
されたときには、第６図図示あるいは第１０図点線部Ａ
図示の制御回路が有効化され、入力データはパルスで与
えられており、入力データの立上りを検出して一旦リー
ド・バッファ・レジスタ１９にセットしておき、それを
リード命令発生時にデータバス１３上に出力する。

そして該バッファ・レジスタのリセツトに当ってはリセ
ットしたいビットに論理「１」を立ててライト命令を与
えるようにされる。

ｃ）割込時データ・リード・態様・・・・・・該態様が
指定されたときには、第３図図示の制御信号線群上に割
込要求信号インタラブド「０」が発生された時、これが
読出回路８０（第１０図）に働きかけ、第７図図示ある
いは第１０図点線部Ｂ図示の制御回路が有効化される。

すなわち、インタラブド０は、入力データをリード・バ
ッファ・レジスタ１９にセットしておき、それをリード
命令発生時にデータ・バス１３上に出力する。

リード命令が与えられない間に次のインタラブド０が入
った場合には上記レジスタの内容は更新され、後述のス
テータス・レジスタ（ＳＴＲ）のオーバ・ラン・エラー
のフラグがセットされる。

ｄ）パルス入力割込要求態様・・・・・・該態様が指定
されたとき第６図図示あるいは第１０図点線部Ａ図示の
制御回路が有効化され、その動作は上記ｂ）の態様と同
じであるが、リード・バッファ・レジスタ１９の８ビツ
トを全てについてオア論理をとった信号をもって中央処
理装置１（第１図）への割込み要求信号とする。

即ち、この態様時にはリード・バッファ・レジスタ１９
を割込み要因用レジスタとして使用する。

ｅ）直接ライト・態様・・・・・・該態様が指定された
ときには、第８図図示あるいは第１１図の点線部Ｃ図示
の制御回路が有効化され、出力データはライト・バッフ
ァ・レジスタ２０と直結され、ライト命令が与えられた
ときデータ・バス１３（第１図）上のデータを該ライト
・バッファ・レジスタ２０にセットし、出力データもそ
れに応じて”たれ流し的に変わる。

ｆ）パルス・ライト・態様・・・・・・該態様が指定さ
れたときには、第９図図示あるいは第１１図８１の制御
回路が有効化され、出力データはライト・バッファ・レ
ジスタ２０と直結され、ライト命令が与えられたときデ
ータ・バス１３（第１図）上のデータはライト・バッフ
ァ・レジスタ２０にセットされる。

このとき同時にフリップ・フロップ５１がセットされ、
図示しない入出力デバイスに対して制御用信号が送出さ
れ、一方オア回路６９およびナンド回路６７ないし６８
を介してライト・データは入出力デバイス側に送出され
る。

これに対し入出力デバイス側では上記制御用信号に対応
した応答信号を送出する。

入出力制御回路側で図示の如く応答信号を受信すると、
フリップ・フロップ５１はリセットされ、制御用信号を
落す。

そして上記応答信号が落ちるのを待ってナンド回路６７
ないし６８は閉じられる。

この態様の場合、ライト・データが発生している時間は
、入出力制御回路側で制御用信号を送出してから入出力
デバイス側で応答信号を返送して該信号を落すまでの時
間で決定される。

この制御用信号および応答信号は第３図図示の書込回路
８１と制御信号線群との間でやりとりされる信号と同一
のものである。

ｇ）チップ・クリヤ・・・・・・該態様が指定されたと
きには、当該チップ内のすべてのフリップ・フロップお
よびレジスタがクリヤされる。

このため、コントロール・レジスタ（ＣＮＲ）１７のビ
ット２，３，４も結果的に「０」とされる。

なお、第３図図示のコントロール・レジスタ用デコーダ
７９で示されるａ）〜ｆ）指示は、上述したａ）直接リ
ード〜ｆ）パルス・ライトに相当する。

（２）ステータス・レジスタ（５ＴＲ）１８該ステータ
ス・レジスタ１８のビットと外部ピンとの関係は図中テ
ーブル（■）としてまとめて表わされその制御動作は第
３図のＳＴＲ制御回路７８および第４図の回路によって
実施される。

即ち、当該チャンネルがＤＭＡモードに割りつけられて
いるかプログラム・モードに割りつけられているかによ
り、またパリティ・ビット付とパリティ・ビットなしと
のいずれかによって夫夫具なる。

「インタラブド０」は割込み発生信号であり、該ビット
がセットされると中央処理装置に対して割込み要求信号
が出される。

該ビットのリセットはデータ・バスのビット０に論理「
１」を立てステータス・レジスタ（ＳＴＲ）１８に対し
てライト命令を与えることによって行なわれる。

なおコントロール・レジスタ（ＣＮＲ）１７による態様
指定が割込時データ・リード・態様の場合には、該イン
タラブド０によってデ−タがリード・バッファ・レジス
タに取込まれる。

「インクラブド１」は割込み発生信号であり、該ビット
がセットされると中央処理装置に対して割込み要求信号
が出される。

該ビットのリセットは上記「インタラブド０」と同じで
ある。

なお該ビットがリセットされると、コントロール・レジ
スタの「コマンド１」がリセットされる。

「インタラブド２」は同様に割込み発生信号であり、該
ビットがセットされると中央処理装置に対して割込み要
求信号が出される。

該ビットのリセットは「インタラブド０」と同じである
。

またＤＭＡ制御装置１１（第１図）と共に使用する場合
には、該装置１１から出される転送終了を該インタラブ
ド２」に接続する。

なお、このビットがセットされると、コントロール・レ
ジスタ（ＣＮＲ）のコマンド１がリセットされる。

「１０ＰＯＲＴビジー」は上記において第９図を参照し
て説明する如く、制御用信号と応答信号とのオア論理を
とり一般に入出力制御回路がビジー状態にある間該「ビ
ジー」ビットが論理「１」とされる。

「スティタス０」は外部ピンへ直結されており外部ステ
ィタスを直接溝ひく。

「スティタス０／デバイス・ビジー」はプログラム・モ
ード時とＤＭＡモード時とで異なった意味に用いられる
ビットであり、前者の場合外部ピンに直結された形とな
り、外部ステータスが直接溝びかれる。

また後者の場合ＤＭＡビジー・フラグとなりコントロー
ル・レジスタのコマンド１が導ひかれる。

「スティタス２／オーバラン・エラー」もプログラム・
モード時とＤＭＡモード時とで異なった意味に用いられ
るビットであり、前者の場合外部ピンからの外部ステー
タスとオーバラン・エラー・フラグとのオフ論理がとら
れて導びかれる。

また後者の場合にはオーバラン・エラー・フラグのみと
なる。

なおオーバラン・エラー・フラグが発せられるのは、前
者ではコントロール・レジスタで割込時データ・リード
・モードが与えられリード命令が行なわれないうちに次
の「インタラブド０」が入ったときであり、後者では前
のＤＭＡ要求に対する処理が終了しないうちに次のＤＭ
Ａ要求信号が入ったときである。

「スティタス３／パリテイ・エラー」はパリティなしと
ありとによって異なる意味をもつビットであり、前者の
場合外部ピンへ直結され外部スティタスが直接溝びかれ
る。

また後者の場合パリティ・フラグとなる。

なお、このときのパリティ・チェックは奇数パリティで
行なわれる。

以上のインクラブド０．１，２．およびスティタス０，
１，２．３は第４図の信号線（ピン）２５〜３１として
示され、また第３図図示の制御信号線群として、入出力
ポートに入力される。

（３）リード・バッファ・レジスタ（ＲＢＲ）１９
データ入力用バツフア・レジスタでコントロール・レジ
スタ（ＣＮＲ）１７によって指定された態様で第５図な
いし第７図の制御回路をへて、デバイス側から入力され
てデータ・バス（第１図）側に導びかれる。

（４）ライト・バッファ・レジスタ（ＷＢＲ）２０デバ
イス側へのデータ出力用のバッファ・レジスタでコント
ロール・レジスタ（ＣＮＲ）１７によって指定された態
様で第３図の書込み回路８１、具体的には第８図、第９
図図示の制御回路をへてデバイス側に導びかれる。

なお該レジスタ２０はリード・バッファ・レジスタとし
て用いることができるようにされる。

また、第３図および第９図に示される制御用信号および
応答信号は、入出力ポートから外部入出力デバイスへデ
ータを送信する時の転送用制御信号である。

本発明の場合、入出力制御回路（入出力ポート）は上述
の如くコントロール・レジスタ１７およびスティタス・
レジスタ１８をもっており、特にコントロール・レジス
タ１７の内容により、データ授受の態様を指定できるよ
うにし、あわせて該各種の態様に対処できるデータ授受
のための制御回路をもうけるようにしている。

このため、入出力制御回路は、どのようなデータ授受の
態様がとられる場合にも正しく対処できる。

即ち情報処理システムを構成する入出力制御回路（入出
力ポート）は１種類のＩＣチップで足り、情報処理シス
テム全体の価格を減少せしめることが可能となる。

【図面の簡単な説明】

第１図は本発明の情報処理システムの一実施例構成、第
２図は入出力制御回路１０ＰＯＲＴの構成を概念的に表
わした一実施例、第３図は第２図図示の構成を具現化し
た一実施例回路構成、第４図は第３図図示のＣＮＲ，Ｓ
ＴＲ制御回路の構成を表わす一実施例、第５図ないし第
９図は夫々入出力制御回路におけるデータ授受態様に対
応したデータ授受制御回路の一実施例構成、第１０図は
第５図ないし第７図をまとめて表わした所の第３図図示
の読出回路の一実施例構成、第１１図は第８図ないし第
９図をまとめて表わした所の第３図図示の書込回路の一
実施例構成を示す。図中、１は中央処理装置、２はメモリ、３ないし１０は
入出力制御回路、１７はコントロール・レジスタ、１８
はスティタス・レジスタ、１９はリード・バッファ・レ
ジスタ、２０はライト・バッファ・レジスタを表わす。

Claims

【特許請求の範囲】

１少なくとも中央処理装置とメモリと同一構成をもつ
複数のワン・チップ入出力制御回路とをそなえ、該入出
力制御回路に接続された入出力デバイスを有する情報処
理システムにおいて、上記入出力制御回路チップ上に、
少なくともコントロール・レジスタ、スティタス・レジ
スタおよびデータ・バッファ・レジスタをもうけると共
に、当該入出力制御回路チップがプログラム・モードに
て動作するものとＤＭＡモードにて動作するものとで共
通に構成されてそのいずれか一方で動作するよう定めら
れてなり、かつ各入出力制御回路チップは上記プログラ
ム・モードと上記ＤＭＡモードとのいずれか一方の動作
モードのもとて上記データ・バッファ・レジスタに対し
てデータを授受する複数種類のデータ授受態様に対応し
た複数個の制御回路をそなえ、上記コントロール・レジ
スタの内容に応じて上記複数のデータ授受態様に対応し
た複数個の制御回路の１つを選択的に有効化せしめ、上
記ステータス・レジスタは、上記プログラムモードと上
記１ＤＭＡモードのいずれか一方の動作モードにより
かつ上記コントロール・レジスタの内容に応じてステー
タス情報がセットされるよう構成したことを特徴とする
ワン・チップ入出力制御回路をもつ情報処理システム。