JP2806700B2 - マルチ・プロセッシング・システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチ・プロセッシング
・システムに関し、特にマスタ・マイクロコンピュータ
および複数のスレーブ・マイクロコンピュータを含んで
形成されるマルチ・プロセッシング・システムに関す
る。

【０００２】

【従来の技術】一般に、マルチ・プロセッシング・シス
テムを形成するためには、マスタ・マイクロコンピュー
タ（以下マスタＣＰＵと云う）とスレーブ・マイクロコ
ンピュータ（以下、スレーブＣＰＵと云う）が必要であ
る。スレーブＣＰＵはバスを二つ有しており、第１のバ
スはメイン・バスと呼ばれ、プログラム・フェッチ、デ
ータ・アクセス、リフレッシュ・アクセスおよびＤＭＡ
転送等を実行する機能を有している。また、第２のバス
はローカル・バスと呼ばれ、データ・アクセス、リフレ
ッシュ・アクセスおよびＤＭＡ転送等を実行することが
可能であり、主に外部のマイクロコンピュータにデータ
の受け渡し等を実行するためのデータ・アクセス機能を
有している。ローカル・バスは前述したとうり、外部の
マイクロコンピュータに対するデータの受け渡しを行う
ことができるため、マイクロコンピュータにおいて、メ
イン・バス等を使用して個々にデータの送受信、演算お
よび制御等を行い、またローカル・バスを使用して、個
々のマイクロコンピュータにおいて実行されたデータの
送受信結果、演算結果および制御結果等の情報を、外部
のマイクロコンピュータに伝達することができる。前記
ローカル・バスを使用して情報を伝達することにより、
マイクロコンピュータおよび外部のマイクロコンピュー
タと、それらのマイクロコンピュータに接続されている
ＩＣメモリおよび周辺Ｉ／Ｏにより構成されるマルチ・
プロセッシング・システムの情報を分散処理することが
可能となり、マルチ・プロセッシング・システム全体の
情報処理能力を向上させることができる。

【０００３】従来のマルチ・プロセッシング・システム
の含まれるスレーブＣＰＵは、バス待ち動作可能なホー
ルド要求出力を制御するホールド要求出力回路と、ホー
ルド応答入力を受けとるホールド応答入力回路と、中央
演算装置とを有している。このスレーブＣＰＵに接続さ
れるマスタＣＰＵは、バス待ち動作可能なホールド要求
入力回路と、ホールド応答出力を制御するホールド応答
出力回路と、中央演算装置とを有している。

【０００４】マルチ・プロセッシング・システムにおい
ては、通常スレーブＣＰＵ、マスタＣＰＵ、読出しまた
は書込み可能なＩＣメモリまたは周辺Ｉ／Ｏデバイスが
接続されて、システムが構成されている。この場合、マ
スタＣＰＵとスレーブＣＰＵとを接続しているバスは、
前述したローカル・バスである。ＩＣメモリまたは周辺
Ｉ／Ｏデバイスに対する読出しまたは書込み動作を、ス
レーブＣＰＵにより行うか否かは、ホールド要求信号お
よびホールド応答信号により調停されている。このマル
チ・プロセッシング・システムを、スレーブＣＰＵを１
個用いて構成する場合には、必然的に当該マルチ・プロ
セッシング・システムの処理能力に限界があり、この処
理能力を向上させるためには、複数個のスレーブＣＰＵ
をシステムに組込む必要がある。図６は、このスレーブ
ＣＰＵを３個用い、マスタＣＰＵ、ＩＣメモリおよび周
辺Ｉ／Ｏデバイス等を接続して構成されたマルチ・プロ
セッシング・システムの従来例を示すプロック図であ
る。

【０００５】図６に示されるように、本従来例のマルチ
・プロセッシング・システムは、スレーブＣＰＵ４６、
４７および４８と、マスタＣＰＵ４９と、ＩＣメモリ５
０と、周辺Ｉ／Ｏデバイス５１とを備えて構成されてお
り、また外部回路としては、インバータ５６、Ｄフリッ
プフロップ５７、５９および６０、ＯＲ回路５８を含む
マスタ／スレーブ制御回路５２と、インバータ８０、８
１および８２、クオッドＤフリップフロップ８３を含む
スレーブ・ホールド要求禁止回路５３と、Ｄフリップフ
ロップ６１、インバータ６２、６３および６４、ＮＡＮ
Ｄ回路６５、６８および７１、ＮＯＲ回路６６、６９お
よび７２、ＯＲ回路６７、７０および７３を含むスレー
ブ・ホールド要求出力制御回路５４と、インバータ７５
および７６、ＮＡＮＤ回路７７、７８および７９を含む
優先順位制御回路５５とを備えている。以下に、本従来
例の三つの遷移について説明する。

【０００６】第１の遷移は、マスタＣＰＵ４９において
バスを獲得している状態において、スレーブＣＰＵ４８
のホールド要求出力がアクティブとなるタイミングが、
スレーブＣＰＵ４７のホールド要求出力がアクティブと
なるタイミングよりも早かった場合である。但し、この
第１の遷移については、スレーブＣＰＵ４７のホールド
要求がアクティブになるタイミングが、マスタＣＰＵ４
９のホールド応答がアクティブになる前である場合につ
いての説明を行う。第２の遷移は、前記第１の遷移によ
りスレーブＣＰＵ４７がバスを獲得した後に、スレーブ
ＣＰＵ４７において当該バスを解放した場合であり、こ
れについての説明を行う。そして、第３の遷移は、前記
第２の動作遷移によりスレーブＣＰＵ４８がバスを獲得
した後に、マスタＣＰＵ４９においてバス待ち要求を行
った場合である。

【０００７】第１の遷移においては、マスタＣＰＵ４９
においてバスを獲得している状態において、スレーブＣ
ＰＵ４８においては、出力されるホールド要求信号１１
８はアクティブとなり、これによりＡＮＤ回路６３、Ｏ
Ｒ回路６５およびＯＲ回路７２を経由して、マスタ・ホ
ールド要求信号１２０をアクティブにする。この時点に
おけるスレーブＣＰＵ４６におけるスレーブ・ホールド
要求信号１１４はインアクティブの状態であるものと
し、またスレーブＣＰＵ４８のホールド要求信号１１８
がアクティブになってから、マスタＣＰＵ７９より出力
されるマスタ・ホールド応答信号１２１がアクティブに
なる前に、スレーブＣＰＵ４７のホールド要求信号１１
６がアクティブになるものと仮定する。

【０００８】スレーブＣＰＵ４７のホールド要求信号１
１６がアクティブになると、ＡＮＤ回路６６を経由し
て、ＯＲ回路６８の出力がハイ・レベルになる。スレー
ブＣＰＵ４８のホールド要求信号１１８がアクティブに
なっているために、ＯＲ回路７２より出力されるマスタ
・ホールド要求信号１２０は、既にハイ・レベルになっ
ている。マスタＣＰＵ４９においては、スレーブＣＰＵ
４８のホールド要求信号１１８に従ってバスを解放し、
マスタ・ホールド応答信号１２１をハイ・レベルとして
出力する。マスタ・ホールド応答信号１２１がアクティ
ブになると、二つの回路動作が行われる。第１の回路動
作は、スレーブＣＰＵに対するホールド応答動作であ
る。第２の回路動作は、スレーブＣＰＵから出力される
ホールド要求信号を、恰もインアクティブであるように
みせるための動作である。

【０００９】先ず前記第１の回路動作について説明す
る。この回路動作においては、マスタＣＰＵ４９より出
力されるマスタ・ホールド応答信号１２１がアクティブ
になると、インバータ５６を経由してＮＡＮＤ回路７
７、７８および７９に入力される。インバータ７５およ
び７６と、ＮＡＮＤ回路７７、７８および７９とは優先
順位制御回路５５を形成しており、ＮＡＮＤ回路７７、
７８および７９の出力は、それぞれスレーブＣＰＵ４
８、スレーブＣＰＵ４７およびスレーブＣＰＵ４６に対
するホールド応答信号１１９、１１７および１１５とし
て、対応するスレーブＣＰＵに入力される。この場合
に、ＯＲ回路７３の出力はロウ・レベル、ＯＲ回路７０
の出力はハイ・レベル、そしてＯＲ回路６７の出力はハ
イ・レベルの状態となっているために、ＮＡＮＤ回路７
９の出力はハイ・レベル、ＮＡＮＤ回路７８の出力はロ
ウ・レベル、ＮＡＮＤ回路７７の出力はハイ・レベルと
なる。ＮＡＮＤ回路７８の出力がロウ・レベルであるた
めに、スレーブＣＰＵ４７に対するホールド応答信号１
１７はアクティブとなり、これによりスレーブＣＰＵ４
７はバスを獲得する。

【００１０】次に、前記第２の回路動作について説明す
る。マスタ・ホールド応答信号１２１がアクティブにな
ると、インバータ５６を経由してＤフリップフロップ５
７のＣＫ入力はハイ・レベルになる。他方、マスタＣＰ
Ｕ４９に対するマスタ・ホールド要求信号１２０は、こ
の場合ハイ・レベルであるため、Ｄフリップフロップ５
７の出力はハイ・レベルになる。他方インバータ５６の
出力がハイ・レベルであるため、ＯＲ回路５８の出力は
ハイ・レベルとなってＤフリップフロップ５９に入力さ
れる。従って、マスタＣＰＵ４９より出力される同期信
号１２２がハイ・レベルになるタイミングにおいて、Ｄ
フリップフロップ５９のＱ出力はハイ・レベルとなり、
これにより、クオッドＤフリップフロップ８３のＣＬＲ
入力はハイ・レベルとなって、当該クオッドＤフリップ
フロップ８３のＣＫ入力が受付け可能な状態になる。Ｄ
フリップフロップ５９のＱ出力がハイ・レベルになった
後に、マスタＣＰＵ４９より出力される同期信号１２２
は一旦ロウ・レベルになり、次のハイ・レベルになるタ
イミングにおいて、Ｄフリップフロップ６０のＱ出力は
ハイ・レベルになる。Ｄフリップフロップ６０のＱ出力
がハイ・レベルになると、クオッドＤフリップフロップ
８３のＣＫ入力はハイ・レベルとなる。

【００１１】他方、それぞれスレーブＣＰＵ４６、スレ
ーブＣＰＵ４７およびスレーブＣＰＵ４８に対するホー
ルド応答信号１１５、１１７および１１９に対応して、
インバータ８２、８１および８０の出力は、それぞれロ
ウ・レベル、ハイ・レベルおよびロウ・レベルとなって
おり、クオッドＤフリップフロップ８３のＣＫ入力がハ
イ・レベルとなるタイミングにおいて、当該クオッドＤ
フリップフロップ８３に対するＤ入力が、それぞれロウ
・レベル、ハイ・レベルおよびロウ・レベルとなり、こ
れによりクオッドＤフリップフロップ８３のＱ反転出力
は、それぞれハイ・レベル、ロウ・レベルおよびハイ・
レベルにて出力され、それぞれ対応するＮＯＲ回路７
２、６９および６６に入力される。Ｄフリップフロップ
６０のＱ出力がハイ・レベルになった後に、マスタＣＰ
Ｕ４９より出力される同期信号１２２が一旦ロウ・レベ
ルになり、次のハイ・レベルになるタイミングにおい
て、Ｄフリップフロップ６１のＱ反転出力がロウ・レベ
ルになるので、ＡＮＤ回路６５、ＡＮＤ回路６８および
ＡＮＤ回路７１の出力はロウ・レベルとなり、同時にＯ
Ｒ回路６６の出力がロウ・レベル、ＯＲ回路６９の出力
がハイ・レベルおよびＯＲ回路７２の出力がロウ・レベ
ルとなる。ＡＮＤ回路６５およびＮＯＲ回路６６の出力
が両方ともにロウ・レベルであるため、ＯＲ回路６７の
出力はロウ・レベルとなり、またＯＲ回路７３の出力も
同様にロウ・レベルとなる。ＯＲ回路７０の場合は、Ａ
ＮＤ回路６８の出力がロウ・レベル、ＯＲ回路６９の出
力がハイ・レベルであるため、その出力はハイ・レベル
である。従って、ＯＲ回路７４より出力されるマスタ・
ホールド要求信号１２０はアクティブ（ハイ・レベル）
のままとなる。但し、スレーブＣＰＵ４８より出力され
るホールド要求信号１１８がアクティブであるにもかか
わらず、ＯＲ回路６７の出力がロウ・レベルであるため
に、恰もスレーブＣＰＵ４８より出力されるホールド要
求信号１１８が、インアクティブであるかのようにみえ
る状態となる。

【００１２】次に、第２の遷移のついては、上述したよ
うに、第１の遷移によりスレーブＣＰＵ４７がバスを獲
得した後に、スレーブＣＰＵ４７が当該バスを解放する
場合について説明する。但し、第１の遷移により、スレ
ーブＣＰＵ４８のホールド要求信号がアクティブになっ
ている場合についての説明である。また、スレーブＣＰ
Ｕ４７がバスを解放した後に、マスタＣＰＵ４９からス
レーブＣＰＵ４８に遷移する場合に、スレーブＣＰＵ４
７およびスレーブＣＰＵ４６より出力されるホールド要
求信号１１６および１１４は、共にインアクティブであ
るものと仮定する。

【００１３】スレーブＣＰＵ４７においてはバスを解放
し、当該スレーブＣＰＵ４７より出力されるホールド要
求信号１１６をインアクティブにする。このインアクテ
ィブなホールド要求信号１１６を受けて、ＮＯＲ回路６
９、ＯＲ回路７０およびＯＲ回路７４を経由して、マス
タ・ホールド要求信号１２０は、インアクティブにな
る。マスタＣＰＵ４９においては、マスタ・ホールド要
求信号１２０がインアクティブになると、マスタ・ホー
ルド応答信号１２１をインアクティブにしてバスを獲得
する。マスタ・ホールド応答信号１２１がインアクティ
ブになると、インバータ５６およびＮＡＮＤ回路７８を
経由して、スレーブＣＰＵ４７に入力されるホールド応
答信号１１７をインアクティブにする。そして同時に、
インバータ５６を経由してＯＲ回路５８の出力がロウ・
レベルになり、マスタＣＰＵ４９より出力される同期信
号１２２がハイ・レベルになるタイミングにおいて、Ｄ
フリップフロップ５９のＱ出力およびクオッドＤフリッ
プフロップ８３のＣＬＲ入力がロウ・レベルになって、
ＮＯＲ回路６６の出力、ＮＯＲ回路６９の出力およびＮ
ＯＲ回路７２の出力が共にロウ・レベルのままになる。

【００１４】Ｄフリップフロップ５９のＱ出力がロウ・
レベルになった後に、マスタＣＰＵ４９より出力される
同期信号１２２が一旦ロウ・レベルになり、次のハイ・
レベルになるタイミングにおいて、Ｄフリップフロップ
６０のＱ出力はロウ・レベルとなる。Ｄフリップフロッ
プ６０のＱ出力がロウ・レベルになると、クオッドＤフ
リップフロップ８３のＣＫ入力はロウ・レベルになる
が、クオッドＤフリップフロップ８３のＣＬＲ入力がロ
ウ・レベルであるため、クオッドＤフリップフロップ８
３のＱ反転出力は変化しない。Ｄフリップフロップ６０
のＱ出力がロウ・レベルになった後に、マスタＣＰＵ４
９より出力される同期信号１２２が一旦ロウ・レベルに
なり、次のハイ・レベルになるタイミングにおいて、Ｄ
フリップフロップ６１のＱ反転出力がハイ・レベルにな
るため、ＮＯＲ回路６６の出力、ＮＯＲ回路６９の出力
およびＮＯＲ回路７２の出力は、共にロウ・レベルのま
まの状態となり、同時にＡＮＤ回路６８の出力およびＡ
ＮＤ回路７１の出力も共にロウ・レベルのままとなる
が、ＡＮＤ回路６５の出力は、スレーブＣＰＵ４８のホ
ールド要求信号１１８がアクティブのままになっている
ために、ハイ・レベルとなる。このＡＮＤ回路６５の出
力は、ＯＲ回路６７およびＯＲ回路７４を経由してアク
ティブのマスタ・ホールド要求信号１２０として出力さ
れ、マスタＣＰＵ４９に入力される。マスタＣＰＵ４９
においては、バスを解放し、マスタ・ホールド応答信号
１２１をアクティブにして出力して、インバータ５６お
よびＮＡＮＤ回路７７を経由してスレーブＣＰＵ４８に
対するホールド応答信号１１９をアクティブにする。ス
レーブＣＰＵ４８においては、ホールド応答信号１１９
がアクティブで入力されると、バスを獲得する。

【００１５】次に、第３の遷移について説明する。第３
の遷移は、前述したとうり、第２の遷移によりスレーブ
ＣＰＵ４８がバスを獲得した後に、マスタＣＰＵ４９に
おいてバス待ち要求を行った場合について説明する。ス
レーブＣＰＵ４８がバスを獲得している時点において、
マスタＣＰＵ４９の優先順位な高いリフレッシュ等のバ
ス・アクセス要求があった場合には、マスタＣＰＵ４９
においては、マスタ・ホールド応答信号１２１をインア
クティブにして出力する。マスタ・ホールド応答信号１
２１がインアクティブになると、スレーブＣＰＵ４８に
おいてはバスを解放し、ホールド要求信号１１８をイン
アクティブにして出力する。ホールド要求信号１１８が
インアクティブになると、インバータ６２、ＮＯＲ回路
６６、ＯＲ回路６７およびＯＲ回路７４を経由して、マ
スタ・ホールド要求信号１２０はインアクティブにな
る。マスタ・ホールド要求信号１２０はインアクティブ
になると、マスタＣＰＵ４９においてバスを獲得する。
また、マスタ・ホールド要求信号１２０がインアクティ
ブになることにより、Ｄフリップフロップ５７のＣＬＲ
入力がロウ・レベルとなり、Ｄフリップフロップ５７の
Ｑ出力もロウ・レベルになる。従って、これによりＯＲ
回路５８の出力はロウ・レベルとなる。ＯＲ回路５８の
出力がロウ・レベルとなると、マスタＣＰＵ４９から出
力される同期信号１２２がハイ・レベルになるタイミン
グにおいて、Ｄフリップフロップ５９のＱ出力およびク
オッドＤフリップフロップ８３のＣＬＲ入力がロウ・レ
ベルとなり、ＮＯＲ回路６６の出力、ＮＯＲ回路６９の
出力およびＮＯＲ回路７２の出力は、共にロウ・レベル
のままになる。

【００１６】Ｄフリップフロップ５９のＱ出力がロウ・
レベルになった後に、マスタＣＰＵ４９より出力される
同期信号１２２が一旦ロウ・レベルになり、同期信号１
２２の次のハイ・レベルになるタイミングにおいて、Ｄ
フリップフロップ６０のＱ出力はロウ・レベルになる。
Ｄフリップフロップ６０のＱ出力はロウ・レベルになる
と、クオッドＤフリップフロップ８３のＣＫ入力はロウ
・レベルになるが、クオッドＤフリップフロップ８３の
ＣＬＲ入力がロウ・レベルであるため、クオッドＤフリ
ップフロップ８３のＱ反転出力のレベルは変化しないま
まである。Ｄフリップフロップ６０のＱ出力がロウ・レ
ベルになった後に、マスタＣＰＵ４９より出力される同
期信号１２２が一旦ロウ・レベルになり、次のハイ・レ
ベルになるタイミングにおいて、Ｄフリップフロップ６
１のＱ反転出力がハイ・レベルになるので、ＮＯＲ回路
６６の出力、ＮＯＲ回路６９の出力およびＮＯＲ回路７
２の出力は共にロウ・レベルのままとなり、同時にま
た、ＮＡＮＤ回路６８の出力およびＮＡＮＤ回路７１の
出力もロウ・レベルのままの状態となるが、ＮＡＮＤ回
路６５の出力は、スレーブＣＰＵ４８のホールド要求信
号１１８が、再度アクティブのままの状態となっている
ために、ハイ・レベルになっている。

【００１７】図６に示される従来のマルチ・プロセッシ
ング・システムにおいては、スレーブＣＰＵを追加して
当該システムを拡張する場合には、外部回路に包含され
るスレーブ・ホールド要求出力制御回路５４に含まれる
インバータ６２、ＮＡＮＤ回路６５、ＮＯＲ回路６６お
よびＯＲ回路６７に相当する回路要素、優先順位制御回
路５５に含まれるインバータ７５およびＮＡＮＤ回路７
７に相当する回路要素、スレーブ・ホールド要求禁止回
路５３に含まれるインバータ８０、８１および８２とク
オッドＤフリップフロップ８３内のＤフリップフロップ
に相当する回路要素、およびＯＲ回路７４に対する入力
系等を、スレーブＣＰＵの追加個数に対応し比例して追
加することにより実現している。仮に、本システムにお
ける外部回路全体をマスタＣＰＵ内に組込んで１チップ
化するものとしても、接続可能なスレーブＣＰＵを増や
すごとに２端子ずつのマスタＣＰＵのＩＣパッケージの
端子数の制限により、接続可能のスレーブＣＰＵの個数
が制約される。

【００１８】

【発明が解決しようとする課題】上述した従来のマルチ
・プロセッシング・システムにおいては、システムを拡
張するために追加するスレーブＣＰＵの個数に比例し
て、当該システムの外部回路に含まれる回路要素が増大
し、これに伴ない膨大の外部回路の設計ならびにディバ
ク工数が必要とするという欠点があり、且つ当該システ
ムの実装面積が大きくなるという欠点がある。

【００１９】また、１チップ化されたマスタＣＰＵのＩ
Ｃパッケージの端子数の制限によって、当該システムに
追加できるスレーブＣＰＵの個数が制約され、システム
の拡張が不可能になるという欠点がある。

【００２０】

【課題を解決するための手段】本発明のマルチ・プロセ
ッシング・システムは、ＩＣメモリおよび周辺Ｉ／Ｏデ
バイスを含み、マスタＣＰＵと複数のスレーブＣＰＵ
を、優先順位制御回路を介して接続して構成されるマル
チ・プロセッシング・システムにおいて、前記優先順位
制御回路より入力されるスレーブ・ホールド応答信号を
入力し、所定のホールド要求信号を出力するＣＰＵブロ
ックと、前記マスタＣＰＵより入力される同期信号なら
びにマスタ・ホールド応答信号と、前記複数のスレーブ
ＣＰＵより出力されるホールド要求信号の論理和として
生成されるマスタ・ホールド要求信号を受けて、当該マ
スタ・ホールド要求信号が、マスタ側による要求か、ま
たはスレーブ側による要求かを判別する信号Ａを出力す
るマスタ／スレーブ制御回路と、前記スレーブ・ホール
ド応答信号と、前記マスタ／スレーブ制御回路より出力
される前記信号Ａとを入力し、当該スレーブ・ホールド
応答信号がインアクティブである場合に、アクティブな
信号Ｂを出力するスレーブ・ホールド要求禁止回路と、
前記スレーブ・ホールド要求禁止回路より出力される前
記信号Ｂと、前記ＣＰＵブロックより出力される前記ホ
ールド要求信号と、前記マスタＣＰＵより出力される前
記同期信号とを受けて、スレーブ・ホールド要求信号を
出力するスレーブ・ホールド要求出力制御回路と、を前
記スレーブＣＰＵ内にそれぞれ備え、前記ＣＰＵブロッ
クより出力されるホールド要求信号を、前記マスタ／ス
レーブ制御回路ならびに前記スレーブ・ホールド要求禁
止回路により制御することができることを特徴としてい
る。

【００２１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２２】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、スレーブ
ＣＰＵ１、６および７と、マスタＣＰＵ８と、ＩＣメモ
リ９と、周辺Ｉ／Ｏデバイス１０とを備えて構成されて
おり、外部回路としては、インバータ１６、１７および
１８、ＮＡＮＤ回路１３、１４および１５を含む優先順
位制御回路１２と、ＯＲ回路１１とを備えている。ま
た、図２は本実施例におけるスレーブＣＰＵ１の内部構
成を示すブロック図であり、また図３は当該スレーブＣ
ＰＵ１の一実施例を示す回路図である。図２および図３
より明らかなように、スレーブＣＰＵ１は、ＣＰＵブロ
ック２と、インバータ１９、Ｄフリップフロップ２０、
２２および２３、ＯＲ回路２１を含むマスタ／スレーブ
制御回路３と、インバータ２４およびＤフリップフロッ
プ２５を含むスレーブ・ホールド要求禁止回路４と、Ａ
ＮＤ回路２７、インバータ２８、ＮＯＲ回路２９および
ＯＲ回路３０を含むスレーブ・ホールド要求出力制御回
路５とを備えて構成される。以下に、図１および図３を
参照して本実施例の三つの遷移について説明する。

【００２３】第１の遷移は、マスタＣＰＵ８においてバ
スを獲得している状態において、スレーブＣＰＵ１のス
レーブ・ホールド要求信号１０２がアクティブとなるタ
イミングが、スレーブＣＰＵ６のスレーブ・ホールド要
求信号１１０がアクティブとなるタイミングよりも早か
った場合である。但し、この第１の遷移については、ス
レーブＣＰＵ６のスレーブ・ホールド要求信号１１０が
アクティブになるタイミングが、マスタＣＰＵ８のマス
タ・ホールド応答がアクティブになる前である場合につ
いての説明を行う。第２の遷移は、前記第１の遷移によ
りスレーブＣＰＵ６がバスを獲得した後に、スレーブＣ
ＰＵ６において当該バスを解放した場合であり、これに
ついての説明を行う。そして、第３の遷移は、前記第２
の遷移によりスレーブＣＰＵ１がバスを獲得した後に、
マスタＣＰＵ８においてバス待ち要求を行った場合であ
る。

【００２４】第１の遷移においては、マスタＣＰＵ８に
おいてバスを獲得している状態において、スレーブＣＰ
Ｕ１においては、出力されるスレーブ・ホールド要求信
号１０２はアクティブとなり、これによりＯＲ回路１１
を経由して、マスタ・ホールド要求信号１０４をアクテ
ィブにする。この時点におけるスレーブＣＰＵ７におけ
るスレーブ・ホールド要求信号１１２はインアクティブ
の状態であるものとし、またスレーブＣＰＵ１のスレー
ブ・ホールド要求信号１０２がアクティブになってか
ら、マスタＣＰＵ８より出力されるマスタ・ホールド応
答信号１０５がアクティブになる前に、スレーブＣＰＵ
６のスレーブ・ホールド要求信号１１０がアクティブに
なるものと仮定する。

【００２５】スレーブＣＰＵ６のスレーブ・ホールド要
求信号１１０がアクティブになる場合を考える。スレー
ブＣＰＵ６のスレーブ・ホールド要求信号１１０がアク
ティブになっても、スレーブＣＰＵ１のスレーブ・ホー
ルド要求信号１０２がアクティブになっているために、
ＯＲ回路１１より出力されるマスタ・ホールド要求信号
１０４はハイ・レベルである。マスタＣＰＵ８において
は、スレーブＣＰＵ１より出力されるスレーブ・ホール
ド要求信号１０２に従って応答信号１０５をアクティブ
として出力する。マスタ・ホールド応答信号１０５がア
クティブになると、二つの回路動作が行われる。第１の
回路動作は、スレーブＣＰＵに対するホールド応答動作
である。第２の回路動作は、スレーブＣＰＵから出力さ
れるスレーブ・ホールド要求信号を、恰もインアクティ
ブであるようにみせるための動作である。

【００２６】先ず前記第１の回路動作について説明す
る。この回路動作においては、マスタＣＰＵ８より出力
されるマスタ・ホールド応答信号１０５がアクティブに
なると、当該マスタ・ホールド応答信号１０５は、イン
バータ１６を経由してＮＡＮＤ回路１３、１４および１
５に入力される。インバータ１６、１７および１８と、
ＮＡＮＤ回路１３、１４および１５とは優先順位制御回
路１２を形成しており、ＮＡＮＤ回路１３、１４および
１５の出力は、それぞれスレーブＣＰＵ７、スレーブＣ
ＰＵ６およびスレーブＣＰＵ１に対するスレーブ・ホー
ルド応答信号１１３、１１１および１０３として、対応
するスレーブＣＰＵに入力される。この場合に、スレー
ブＣＰＵ１より出力されるスレーブ・ホールド要求信号
１０２はロウ・レベル、スレーブＣＰＵ６より出力され
るスレーブ・ホールド要求信号１１０はロウ・レベル、
そして、スレーブＣＰＵ７より出力されるスレーブ・ホ
ールド要求信号１１２はハイ・レベルになっているの
で、ＮＡＮＤ回路１３の出力はハイ・レベル、ＮＡＮＤ
回路１４の出力はロウ・レベル、ＮＡＮＤ回路１５の出
力はハイ・レベルとなる。ＮＡＮＤ回路１４の出力がロ
ウ・レベルであるため、スレーブＣＰＵ６のスレーブ・
ホールド応答信号１１１はアクティブとなり、スレーブ
ＣＰＵ６においてバスを獲得する。

【００２７】次に、前記第２の回路動作について説明す
る。図３において、マスタ・ホールド応答信号１０５が
アクティブになると、インバータ１９を経由してＤフリ
ップフロップ２０のＣＫ入力はハイ・レベルになる。他
方、マスタＣＰＵ８に対するマスタ・ホールド要求信号
１０４は、この場合ハイ・レベルであるため、Ｄフリッ
プフロップ２０の出力はハイ・レベルになる。他方イン
バータ１９の出力がハイ・レベルであるため、ＯＲ回路
２１の出力１０８はハイ・レベルとなってＤフリップフ
ロップ２２に入力される。従って、マスタＣＰＵ８より
出力される同期信号１０１がハイ・レベルになるタイミ
ングにおいて、Ｄフリップフロップ２２のＱ出力はハイ
・レベルとなり、これにより、Ｄフリップフロップ２５
のＣＬＲ入力はハイ・レベルとなって、当該Ｄフリップ
フロップ２５のＣＫ入力が受付け可能な状態になる。Ｄ
フリップフロップ２２のＱ出力がハイ・レベルになった
後に、マスタＣＰＵ８より出力される同期信号１０１は
一旦ロウ・レベルになり、次のハイ・レベルになるタイ
ミングにおいて、Ｄフリップフロップ２３のＱ出力はハ
イ・レベルになる。Ｄフリップフロップ２３のＱ出力が
ハイ・レベルになると、Ｄフリップフロップ２５のＣＫ
入力はハイ・レベルとなる。

【００２８】Ｄフリップフロップ２５のＣＫ入力がハイ
・レベルになるタイミングにおいて、Ｄフリップフロッ
プ２５のＱ反転出力が変化する。Ｄフリップフロップ２
５のＣＫ入力ハイ・レベルになるタイミングにおいて、
インバータ２４より出力されるＤフリップフロップ２５
のＤ入力がロウ・レベルとなり、ＮＯＲ回路２９に対す
るＤフリップフロップ２５のＱ反転出力はハイ・レベル
になる。Ｄフリップフロップ２３のＱ出力がハイ・レベ
ルになった後に、マスタＣＰＵ８より出力される同期信
号１０１が一旦ロウ・レベルになり、次のハイ・レベル
になるタイミングにおいて、Ｄフリップフロップ２６の
Ｑ反転出力がロウ・レベルになるので、ＡＮＤ回路２７
の出力はロウ・レベルとなり、同時にＮＯＲ回路２９の
出力がロウ・レベルとなる。ＡＮＤ回路２７の出力およ
びＮＯＲ回路２９の出力が両方共にロウ・レベルとなる
ため、ＯＲ回路３０の出力、即ちスレーブホールド要求
信号１０２はロウ・レベルとなる。ＣＰＵブロック２よ
り出力されるホールド要求信号１０７がアクティブであ
るのにもかかわらず、ＯＲ回路３０より出力されるスレ
ーブ・ホールド要求信号１０２がロウ・レベルとなるた
めに、スレーブＣＰＵ１のスレーブ・ホールド要求信号
１０２はインアクティブのレベルで出力される。

【００２９】次に、第２の遷移のついては、上述したよ
うに、第１の遷移によりスレーブＣＰＵ６がバスを獲得
した後に、スレーブＣＰＵ６が当該バスを解放する場合
について説明する。但し、これは、第１の遷移により、
スレーブＣＰＵ１内部のＣＰＵブロック２より出力され
るホールド要求信号１０７がアクティブになっている場
合についての説明である。また、スレーブＣＰＵ６がバ
スを解放した後に、マスタＣＰＵ８からスレーブＣＰＵ
１に遷移する場合に、スレーブＣＰＵ６およびスレーブ
ＣＰＵ７より出力されるスレーブ・ホールド要求信号１
１０および１１２は、共にインアクティブであるものと
仮定する。

【００３０】スレーブＣＰＵ６においてはバスを解放
し、当該スレーブＣＰＵ６より出力されるスレーブ・ホ
ールド要求信号１１０をインアクティブにする。このイ
ンアクティブなスレーブ・ホールド要求信号１１０は、
ＯＲ回路１１を経由して、インアクティブなマスタ・ホ
ールド要求信号１０４として出力される。マスタＣＰＵ
８においては、マスタ・ホールド要求信号１０４がイン
アクティブになると、マスタ・ホールド応答信号１０５
をインアクティブにしてバスを獲得する。マスタ・ホー
ルド応答信号１０５がインアクティブになると、インバ
ータ１６およびＮＡＮＤ回路１４を経由して、スレーブ
ＣＰＵ６に入力されるスレーブ・ホールド応答信号１１
１をインアクティブにする。そして同時に、インバータ
１９を経由してＯＲ回路２１の出力がロウ・レベルにな
り、マスタＣＰＵ８より出力される同期信号１０１がハ
イ・レベルになるタイミングにおいて、Ｄフリップフロ
ップ２２のＱ出力およびＤフリップフロップ２５のＣＬ
Ｒ入力がロウ・レベルになって、ＮＯＲ回路２９の出力
はロウ・レベルのままになる。

【００３１】Ｄフリップフロップ２２のＱ出力がロウ・
レベルになった後に、マスタＣＰＵ８より出力される同
期信号１０１が一旦ロウ・レベルになり、次のハイ・レ
ベルになるタイミングにおいて、Ｄフリップフロップ２
３のＱ出力はロウ・レベルとなる。Ｄフリップフロップ
２３のＱ出力がロウ・レベルになると、Ｄフリップフロ
ップ２５のＣＫ入力はロウ・レベルになるが、Ｄフリッ
プフロップ２５のＣＬＲ入力がロウ・レベルであるた
め、Ｄフリップフロップ２５のＱ反転出力は変化するこ
とがない。Ｄフリップフロップ２３のＱ出力がロウ・レ
ベルになった後に、マスタＣＰＵ８より出力される同期
信号１０１が一旦ロウ・レベルになり、次のハイ・レベ
ルになるタイミングにおいて、Ｄフリップフロップ２６
のＱ反転出力がハイ・レベルになるため、ＮＯＲ回路２
９の出力はロウ・レベルのままとなり、ＡＮＤ回路２７
の出力は、ＣＰＵブロック２のホールド要求信号１０７
がアクイティブのままとなっているために、ハイ・レベ
ルとなる。このＡＮＤ回路２７の出力は、ＯＲ回路３０
およびＯＲ回路１１を経由してアクティブのマスタ・ホ
ールド要求信号１０４として出力され、マスタＣＰＵ８
に入力される。マスタＣＰＵ８においては、バスを解放
し、マスタ・ホールド応答信号１０５をアクティブにし
て出力して、インバータ１６およびＮＡＮＤ回路１５を
経由してスレーブＣＰＵ１に対するマスタ・ホールド応
答信号１０３をアクティブにする。スレーブＣＰＵ１に
おいては、ホールド応答信号１０３がアクティブで入力
されると、バスを獲得する。

【００３２】次に、第３の遷移について説明する。第３
の遷移は、前述したとうり、第２の遷移によりスレーブ
ＣＰＵ１がバスを獲得した後に、マスタＣＰＵ８におい
てバス待ち要求を行った場合について説明する。スレー
ブＣＰＵ１がバスを獲得している時点において、マスタ
ＣＰＵ８の優先順位の高いリフレッシュ等のバス・アク
セス要求があった場合には、マスタＣＰＵ８において
は、マスタ・ホールド応答信号１０５をインアクティブ
にして出力する。マスタ・ホールド応答信号１０５がイ
ンアクティブになると、インバータ１６およびＮＡＮＤ
回路を経由して、スレーブＣＰＵ１より出力されるスレ
ーブ・ホールド応答信号１０３がインアクティブとな
る。スレーブ・ホールド応答信号１０３はインアクティ
ブになると、スレーブＣＰＵ１においてバスを解放し、
スレーブ・ホールド応答信号１０３をインアクティブに
する。これにより、ＯＲ回路１１を経由して、マスタ・
ホールド要求信号１０４がインアクティブとなる。マス
タ・ホールド要求信号１０４がインアクティブになる
と、マスタＣＰＵ８はバスを獲得する。マスタ・ホール
ド要求信号１０４がインアクティブになると、インバー
タ１９を経由してＤフリップンフロップ２０のＣＬＲ入
力がロウ・レベルとなり、Ｄフリップフロップ２０のＣ
ＬＲ入力がロウ・レベルとなって、Ｄフリップフロップ
２０のＱ出力は、ロウ・レベルとなる。Ｄフリップフロ
ップ２０のＱ出力がロウ・レベルになると、ＯＲ回路２
１の出力はロウ・レベルになる。ＯＲ回路２１の出力が
ロウ・レベルになると、同期信号１０１の入力がハイ・
レベルになるタイミングにおいて、Ｄフリップフロップ
２２のＱ出力、およびＤフリップフロップ２５のＣＬＲ
入力がロウ・レベルになり、ＮＯＲ回路２９の出力はロ
ウ・レベルのままとなる。

【００３３】Ｄフリップフロップ２２のＱ出力ロウ・レ
ベルになった後に、マスタＣＰＵ８より出力される同期
信号１０１が一旦ロウ・レベルになり、次のハイ・レベ
ルになるタイミングにおいて、Ｄフリップフロップ２３
のＱ反転出力がロウ・レベルになる。これにより、Ｄフ
リップフロップ２５のＣＫ入力はロウ・レベルになる
が、Ｄフリップフロップ２５のＣＬＲ入力がロウ・レベ
ルであるため、Ｄフリップフロップ２５のＱ反転出力は
変化することがない。Ｄフリップフロップ２３のＱ出力
がロウ・レベルになった後に、マスタＣＰＵ８より出力
される同期信号１０１が一旦ロウ・レベルになり、次の
ハイ・レベルになるタイミングにおいて、Ｄフリップフ
ロップ２６のＱ反転出力がハイ・レベルになる。これに
より、ＮＯＲ回路２９の出力がロウ・レベルのままとな
り、ＡＮＤ回路２７の出力はＣＰＵブロック２より出力
されるホールド要求信号１０７が、再度アクティブのま
まになっているために、ハイ・レベルとなる。従って、
容易にマスタＣＰＵと複数のスレーブＣＰＵとを接続し
て構成されるマルチ・プロセッシング・システムを実現
することができる。また、マルチ接続されるスレーブＣ
ＰＵを一つ増やすごとに、外部回路として、インバータ
およびＮＡＮＤ回路を一つずつ増やすことにより、スレ
ーブＣＰＵを容易に追加することができる。また、図１
に示されるように、外部に多くのハードウェアを必要と
しないので、ハードウェアのディバグが容易になり、か
つまた実装面積が小さくなる。なお、図４（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）、（ｊ）、（ｋ）および（ｌ）は、本実
施例における動作タイミング図であり、それぞれ、同期
信号１０１、スレーブ・ホールド要求信号１１２、１１
０および１０２、マスタ・ホールド要求信号１０４、バ
ス信号１０６、マスタ・ホールド応答信号１０５、スレ
ーブ・ホールド応答信号１１３、１１１および１０３、
マスタ／スレーブ信号１０８および１０９を示してい
る。

【００３４】また、図５に示されるのは、スレーブＣＰ
Ｕの他の実施例の回路図であり、ＣＰＵブロック２と、
インバータ３４および３５、Ｄフリップフロップ３６お
よび３８、そしてＯＲ回路３７を含むマスタ／スレーブ
制御回路３１と、Ｄフリップフロップ４１を含むスレー
ブ・ホールド要求禁止回路３２と、Ｄフリップフロップ
３９および４０、ＯＲ回路４２、インバータ４３、ＮＡ
ＮＤ回路４４およびＯＲ回路４５を含むスレーブ・ホー
ルド要求出力制御回路３３とを備えて構成される。この
スレーブＣＰＵの動作については、前述の第１の実施例
の場合と同様である。

【００３５】

【発明の効果】以上説明したように、本発明は、当該マ
ルチ・プロセッサ・システム開発時におけるハードウェ
アのディバグを容易にすることができるとともに、当該
システムの実装面積を圧縮するとができるという効果が
ある。

【００３６】また、外部回路として、スレーブＣＰＵ１
個当り１個のインバータおよびＮＡＮＤ回路を追加する
だけで、数多くのスレーブＣＰＵを接続してマルチ・プ
ロセッシング・システムを構成することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例におけるスレーブＣＰＵを示すブロッ
ク図である。

【図３】本実施例におけるスレーブＣＰＵの第１の実施
例を示す回路図である。

【図４】本実施例における動作タイミング図である。

【図５】本実施例におけるスレーブＣＰＵの第２の実施
例を示す回路図である。

【図６】従来例を示すブロック図である。

【符号の説明】

１、６、７、４６〜４８ スレーブＣＰＵ ２ ＣＰＵブロック ３、３１、５２ マスタ／スレーブ制御回路 ４、３２、５３ スレーブ・ホールド要求禁止回路 ５、３３、５４ スレーブ・ホールド要求出力制御回
路 ８、４９ マスタＣＰＵ ９、５０ ＩＣメモリ １０、５１ 周辺Ｉ／Ｏデバイス １１、２１、３０、３７、４２、４５、５８、６７、７
０、７３、７４ ＯＲ回路 １２、５５ 優先順位制御回路 １３〜１５、２７、４４、７７〜７９ ＮＡＮＤ回路 １６〜１９、２４、２８、３４、３５、４３、５６、６
２〜６４、７５、７６、８０〜８２ インバータ ２０、２２、２３、２５、２６、３６、３８〜４１、５
７、５９〜６１ Ｄフリップフロップ ２７、６５、６８、７１ ＡＮＤ回路 ２９、４２、６６、６９、７２ ＮＯＲ回路 ８３ クオッドＤフリップフロップ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ＩＣメモリおよび周辺Ｉ／Ｏデバイスを
   含み、マスタＣＰＵと複数のスレーブＣＰＵを、優先順
   位制御回路を介して接続して構成されるマルチ・プロセ
   ッシング・システムにおいて、 前記優先順位制御回路より入力されるスレーブ・ホール
   ド応答信号を入力し、所定のホールド要求信号を出力す
   るＣＰＵブロックと、 前記マスタＣＰＵより入力される同期信号ならびにマス
   タ・ホールド応答信号と、前記複数のスレーブＣＰＵよ
   り出力されるホールド要求信号の論理和として生成され
   るマスタ・ホールド要求信号を受けて、当該マスタ・ホ
   ールド要求信号が、マスタ側による要求か、またはスレ
   ーブ側による要求かを判別する信号Ａを出力するマスタ
   ／スレーブ制御回路と、 前記スレーブ・ホールド応答信号と、前記マスタ／スレ
   ーブ制御回路より出力される前記信号Ａとを入力し、当
   該スレーブ・ホールド応答信号がインアクティブである
   場合に、アクティブな信号Ｂを出力するスレーブ・ホー
   ルド要求禁止回路と、 前記スレーブ・ホールド要求禁止回路より出力される前
   記信号Ｂと、前記ＣＰＵブロックより出力される前記ホ
   ールド要求信号と、前記マスタＣＰＵより出力される前
   記同期信号とを受けて、スレーブ・ホールド要求信号を
   出力するスレーブ・ホールド要求出力制御回路と、 を前記スレーブＣＰＵ内にそれぞれ備え、前記ＣＰＵブ
   ロックより出力されるホールド要求信号を、前記マスタ
   ／スレーブ制御回路ならびに前記スレーブ・ホールド要
   求禁止回路により制御することができることを特徴とす
   るマルチ・プロセッシング・システム。