JPS63268061A - 共有資源排他制御方式 - Google Patents
共有資源排他制御方式Info
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- JPS63268061A JPS63268061A JP10209687A JP10209687A JPS63268061A JP S63268061 A JPS63268061 A JP S63268061A JP 10209687 A JP10209687 A JP 10209687A JP 10209687 A JP10209687 A JP 10209687A JP S63268061 A JPS63268061 A JP S63268061A
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- Japan
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- master
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- signal
- bus
- semaphore
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Links
- 230000015654 memory Effects 0.000 claims abstract description 27
- 230000004044 response Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 8
- 230000007717 exclusion Effects 0.000 claims description 9
- 230000000875 corresponding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、マルチマスタバス上のマスタ間で共有資源
へのアクセスを排他制御する共有資源排他制御方式にお
いて、2つのハスサイクル中に他のマスタがバスを使用
できないような制御を行って1つのマスタのみが共有資
源をアクセスし得るよう排他制御することにより、一般
のリードやライトの単一サイクルに比してバスを長時間
占有してバスの使用効率を低下させてしまう問題を解決
するため、各マスタに対してリード/ライト可能なセマ
フォアレジスタを夫々設け、マスタがこのセマフォアレ
ジスタにライトした共有資源アクセス要求信号に対して
優先順位を考慮して1つのマスタに対してのみアクセス
許可信号をリードさせ、共有資源をアクセスし得るよう
に排他制御することにより、共有資源を獲得するための
バスサイクルをライトサイクルと、リードサイクルの2
つに分割してバスの占有時間を少なくし、バスの使用効
率を高めるようにしている。
へのアクセスを排他制御する共有資源排他制御方式にお
いて、2つのハスサイクル中に他のマスタがバスを使用
できないような制御を行って1つのマスタのみが共有資
源をアクセスし得るよう排他制御することにより、一般
のリードやライトの単一サイクルに比してバスを長時間
占有してバスの使用効率を低下させてしまう問題を解決
するため、各マスタに対してリード/ライト可能なセマ
フォアレジスタを夫々設け、マスタがこのセマフォアレ
ジスタにライトした共有資源アクセス要求信号に対して
優先順位を考慮して1つのマスタに対してのみアクセス
許可信号をリードさせ、共有資源をアクセスし得るよう
に排他制御することにより、共有資源を獲得するための
バスサイクルをライトサイクルと、リードサイクルの2
つに分割してバスの占有時間を少なくし、バスの使用効
率を高めるようにしている。
本発明は、マスタに対してセマフォアレジスタを夫々設
け、これにライトされた共有資源アクセス要求信号に対
して優先順位を考慮して1つのマスタのみがアクセス許
可信号をリードして共有資源をアクセスし得るよう構成
した共有資源排他制御方式に関するものである。
け、これにライトされた共有資源アクセス要求信号に対
して優先順位を考慮して1つのマスタのみがアクセス許
可信号をリードして共有資源をアクセスし得るよう構成
した共有資源排他制御方式に関するものである。
1つの仕事を複数のプロセッサに分担させて処理を実行
する場合、各プロセッサがアクセス可能な共有メモリを
使用して各プロセッサ間の通信を行う必要がある。この
共有メモリに格納された共有データに対し、複数のプロ
セッサが同時にこの、共有データをアクセスしないよう
に排他制御する必要がある。以下従来の方式の構成を第
4図を用いて説明する。
する場合、各プロセッサがアクセス可能な共有メモリを
使用して各プロセッサ間の通信を行う必要がある。この
共有メモリに格納された共有データに対し、複数のプロ
セッサが同時にこの、共有データをアクセスしないよう
に排他制御する必要がある。以下従来の方式の構成を第
4図を用いて説明する。
第4図において、共有メモリ35をアクセスするには、
まず、セマフォアフラグ33に格納されている内容を読
み出して例えば“0”がセ・ツトされている(共有メモ
リ35が他のマスタによってアクセスされていない)こ
とを確認し、次に、これに“l“をライトした後、共有
メモリ35をアクセスする必要がある。
まず、セマフォアフラグ33に格納されている内容を読
み出して例えば“0”がセ・ツトされている(共有メモ
リ35が他のマスタによってアクセスされていない)こ
とを確認し、次に、これに“l“をライトした後、共有
メモリ35をアクセスする必要がある。
しかし、これらリードおよびライトの2つのバスサイク
ルの間で、他のマスタがバス使用権を獲得してセマフォ
アフラグ33を書き替えてしまうと、同時に複数のマス
タが共有メモリ35のアクセスを開始してしまうため、
上記2つのバスサイクルを1つのマスタが実行し終わる
まで、他のマスタにマルチマスタバス37を開放しない
ように制御する必要がある。このため、マルチマスタバ
ス37は、リードサイクルと、ライトサイクルとの間で
バスアービトレーションを防ぐリード・モディファイ・
ライト・サイクルを定義し、マルチマスタバス37を獲
得したマスタ31−1.31−2などは、リードとライ
トとの2つのバスサイクルが終了するまで、バスアービ
ター36に対してビジー(B B S Y)信号を出力
し、他のマスタにマルチマスタバス37を使用させない
ようにアービトレーションを禁止していた。これによっ
て、セマフォアフラグ33に対してテスト・アンド・セ
ットを実行することにより、マスタ31−1.31−2
間で相互排除を実現していた。
ルの間で、他のマスタがバス使用権を獲得してセマフォ
アフラグ33を書き替えてしまうと、同時に複数のマス
タが共有メモリ35のアクセスを開始してしまうため、
上記2つのバスサイクルを1つのマスタが実行し終わる
まで、他のマスタにマルチマスタバス37を開放しない
ように制御する必要がある。このため、マルチマスタバ
ス37は、リードサイクルと、ライトサイクルとの間で
バスアービトレーションを防ぐリード・モディファイ・
ライト・サイクルを定義し、マルチマスタバス37を獲
得したマスタ31−1.31−2などは、リードとライ
トとの2つのバスサイクルが終了するまで、バスアービ
ター36に対してビジー(B B S Y)信号を出力
し、他のマスタにマルチマスタバス37を使用させない
ようにアービトレーションを禁止していた。これによっ
て、セマフォアフラグ33に対してテスト・アンド・セ
ットを実行することにより、マスタ31−1.31−2
間で相互排除を実現していた。
尚、第4図図中マスタ31−1.31−2はプロセッサ
を持つ処理装置である。バスアービター36は複数のマ
スタ31−1.31−2からのマルチマスタバス37の
使用の相互排他制御を行うものである。共有メモリ35
はマスタ31−1.31−2間の共有に使用するメモリ
であって、相互に通信などを行う場合に使用するもので
ある。
を持つ処理装置である。バスアービター36は複数のマ
スタ31−1.31−2からのマルチマスタバス37の
使用の相互排他制御を行うものである。共有メモリ35
はマスタ31−1.31−2間の共有に使用するメモリ
であって、相互に通信などを行う場合に使用するもので
ある。
第4図に示す従来方式の構成は、マルチマスタバス37
に対してリード・モディファイ・ライト・サイクルを定
義すると共に、共有メモリ35中にセマフォアフラグ3
3を設け、あるマスタが共有メモリ35中のセマフオア
フラグ33をリード・ライトする間はマルチマスタバス
37を占有して他のマスタが使用できないようにしてし
まうため、−aのリードサイクルやライトサイクルの単
一サイクルに比してマルチマスタバス37を長時間占有
してしまい、マスタがセマフオアフラグ33を操作する
回数が多くなると、マルチマスタバス37の使用効率が
低下してしまうという問題点があった。
に対してリード・モディファイ・ライト・サイクルを定
義すると共に、共有メモリ35中にセマフォアフラグ3
3を設け、あるマスタが共有メモリ35中のセマフオア
フラグ33をリード・ライトする間はマルチマスタバス
37を占有して他のマスタが使用できないようにしてし
まうため、−aのリードサイクルやライトサイクルの単
一サイクルに比してマルチマスタバス37を長時間占有
してしまい、マスタがセマフオアフラグ33を操作する
回数が多くなると、マルチマスタバス37の使用効率が
低下してしまうという問題点があった。
本発明は、前記問題点を解決するため、マルチマスタバ
ス7の相互に異なるアドレスに対し、各マスタ1−1な
いしl−nに対応して夫々接続したリード/ライト可能
なセマフォアレジスタ3−1ないし3−nと、このセマ
フォアレジスタ3−1ないし3−nにライトされた共有
メモリ5へのアクセス要求信号に対し、優先順位に基づ
いていずれか1つのマスタ1−1ないし1−nに対して
アクセス許可信号を生成してリード可能な状態に排他制
御する相互排除回路4とを設け、マスタ1−1ないし1
−nが共有メモリ5へのアクセス要求信号をセマフォア
レジスタ3−1ないし3−nにライトし、次ぎにアクセ
ス許可信号がリードされた場合に、共有メモリ5をアセ
クスすることにより、共有メモリ5へのアセクスを排他
制御するようにしている。
ス7の相互に異なるアドレスに対し、各マスタ1−1な
いしl−nに対応して夫々接続したリード/ライト可能
なセマフォアレジスタ3−1ないし3−nと、このセマ
フォアレジスタ3−1ないし3−nにライトされた共有
メモリ5へのアクセス要求信号に対し、優先順位に基づ
いていずれか1つのマスタ1−1ないし1−nに対して
アクセス許可信号を生成してリード可能な状態に排他制
御する相互排除回路4とを設け、マスタ1−1ないし1
−nが共有メモリ5へのアクセス要求信号をセマフォア
レジスタ3−1ないし3−nにライトし、次ぎにアクセ
ス許可信号がリードされた場合に、共有メモリ5をアセ
クスすることにより、共有メモリ5へのアセクスを排他
制御するようにしている。
第1図は本発明の原理構成図を示す。図中マスタ1−1
.1−2は、プロセッサを持つ処理装置である。
.1−2は、プロセッサを持つ処理装置である。
セマフォア回路2は、共有メモリ5へのアクセスを排他
制御するものである。
制御するものである。
セマフォアレジスタ3−L 3−2は、各マスタ1−1
.1−2に対応して設けられたものであって、共有メモ
リ5に対するアクセス要求信号をライトするものである
。
.1−2に対応して設けられたものであって、共有メモ
リ5に対するアクセス要求信号をライトするものである
。
相互排除回路4は、セマフォアレジスタ3−1.3−2
にライトされたアクセス要求信号に対し、優先順位を考
慮していずれか1つのマスタ1−1.1−2に対してア
クセス許可信号をリードし得る状態にするものである。
にライトされたアクセス要求信号に対し、優先順位を考
慮していずれか1つのマスタ1−1.1−2に対してア
クセス許可信号をリードし得る状態にするものである。
共有メモリ5は、マスタ1−1.1−2がマルチマスタ
バス7を介して共通にアクセス制御するものである。こ
れにより、マスタ1−1.1−2などが相互に通信を行
うことができる。
バス7を介して共通にアクセス制御するものである。こ
れにより、マスタ1−1.1−2などが相互に通信を行
うことができる。
バスアービター6は、複数のマスタ1−1.1−2から
のマルチマスタバス37の使用に対して相互排他制御を
行うものである。
のマルチマスタバス37の使用に対して相互排他制御を
行うものである。
マルチマスタバス7は、マスタ1−1.1−2が共通に
使用するバスである。
使用するバスである。
次に動作を説明する。
第1図において、マスタ1−1.1−2がセマフォアレ
ジスタ3−1.3−2に獲得要求信号(アクセス要求信
号)例えば“1”をライトすると、各セマフォアレジス
タ3−1.3−2にライトされた獲得要求信号が相互排
他回路4に通知される。相互排他回路4は、優先順位を
考慮して、8亥当するいずれか1つのセマフォアレジス
タ3−1.3−2に獲得応答信号(アクセス許可信号)
1”を返し、他のものには未獲得応答信号(アクセス不
許可信号)“0”を返す。この返された獲得応答信号を
リードしたマスタ1−1.1−2は、共有メモリ5をア
クセスして所望の処理を実行する。処理が終了したら、
該当するセマフォアレジスタ3−1.3−2に開放要求
値“0”をライトする。
ジスタ3−1.3−2に獲得要求信号(アクセス要求信
号)例えば“1”をライトすると、各セマフォアレジス
タ3−1.3−2にライトされた獲得要求信号が相互排
他回路4に通知される。相互排他回路4は、優先順位を
考慮して、8亥当するいずれか1つのセマフォアレジス
タ3−1.3−2に獲得応答信号(アクセス許可信号)
1”を返し、他のものには未獲得応答信号(アクセス不
許可信号)“0”を返す。この返された獲得応答信号を
リードしたマスタ1−1.1−2は、共有メモリ5をア
クセスして所望の処理を実行する。処理が終了したら、
該当するセマフォアレジスタ3−1.3−2に開放要求
値“0”をライトする。
以上のように、各マスタ1−1.1−2などが夫々に設
けられたセマフォアレジスタ3−1.3−2などに獲得
要求信号“l”をライトし、これに対応して獲得応答信
号“1”がリードされた時に、共有メモリ5をアクセス
することにより、共有メモリ5を獲得するサイクルをラ
イトサイクルとリードサイクルとに分割し、マルチマス
タバス7の占有時間を少なくして使用効率を高めている
。
けられたセマフォアレジスタ3−1.3−2などに獲得
要求信号“l”をライトし、これに対応して獲得応答信
号“1”がリードされた時に、共有メモリ5をアクセス
することにより、共有メモリ5を獲得するサイクルをラ
イトサイクルとリードサイクルとに分割し、マルチマス
タバス7の占有時間を少なくして使用効率を高めている
。
次に、第2図および第3図を用いて本発明の1実施例の
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第2図は、第1図相互排除回路4の具体的回路図を示す
。図中10は優先回路を示す。
。図中10は優先回路を示す。
第2図において、図中Disは、図示外のデータバスの
うちの15ビツト目のデータバスを示す。
うちの15ビツト目のデータバスを示す。
−WTSEMAO,−WTSEMAIはセマフォアレジ
スタ0、セマフォアレジスタ1に対するライト信号を示
す。
スタ0、セマフォアレジスタ1に対するライト信号を示
す。
−RDSEMAO1−RDSEMAIはセマフォアレジ
スタ0、セマフォアレジスタ1に対するリード信号を示
す。
スタ0、セマフォアレジスタ1に対するリード信号を示
す。
+RDCOMは、各セマフォアレジスタ3−1.3−2
などに対して共通に供給するリード信号を示す。
などに対して共通に供給するリード信号を示す。
また、11.12.19.20はD−FF、13.14
は3ステートバツフア、16はインバータ、17.18
.21.22はAND回路、23はNOR回路を表す。
は3ステートバツフア、16はインバータ、17.18
.21.22はAND回路、23はNOR回路を表す。
次に、動作を説明する。
マスタ0(マスタ1−1)が、セマフォアレジスタに書
き込む獲得要求信号(アクセス要求信号)11”を図示
外のデータバスのDI5に出力してD−FFIIに入力
すると共に、−WTSEMAOのアクティブ信号“0′
(ライト信号)をD−FFIIに入力すると、′1”
が当該D−FF゛ 11に保持(セット)される。次
に、マスタ0がセマフォアレジスタ3−1から獲得応答
信号(アクセス許可信号)“1”あるいは未獲得応答信
号(アクセス不許可信号)“0”のいずれが返答されテ
イルかをリートすると、+RDCOM” 1 ”がAN
D回路18に入力されて出力信号が0から1に変化し、
D−FF 19に“l゛が保持される。
き込む獲得要求信号(アクセス要求信号)11”を図示
外のデータバスのDI5に出力してD−FFIIに入力
すると共に、−WTSEMAOのアクティブ信号“0′
(ライト信号)をD−FFIIに入力すると、′1”
が当該D−FF゛ 11に保持(セット)される。次
に、マスタ0がセマフォアレジスタ3−1から獲得応答
信号(アクセス許可信号)“1”あるいは未獲得応答信
号(アクセス不許可信号)“0”のいずれが返答されテ
イルかをリートすると、+RDCOM” 1 ”がAN
D回路18に入力されて出力信号が0から1に変化し、
D−FF 19に“l゛が保持される。
この時、−RDSEMAOのアクティブ信号“0″が3
ステートバツフア13に供給されているので、D−FF
19に保持されている41”がデータバスD+sに出
力される。これをマスタOがリードすることによって、
獲得応答信号“1”が相・互排除回路15から返答され
たことを確認する。
ステートバツフア13に供給されているので、D−FF
19に保持されている41”がデータバスD+sに出
力される。これをマスタOがリードすることによって、
獲得応答信号“1”が相・互排除回路15から返答され
たことを確認する。
そして、共有メモリ5をアクセスして所定の処理を実行
する。処理が終了したら、D−FFIIに0″を書き込
んでおく。
する。処理が終了したら、D−FFIIに0″を書き込
んでおく。
同様に、マスタ1 (マスタ1−2)が、−WTSEM
AI、−RDSEMAI、+RDCOMを用いて共存メ
モリ5の獲得を行うことができる。
AI、−RDSEMAI、+RDCOMを用いて共存メ
モリ5の獲得を行うことができる。
また、第2図図中優先回路10を設け、マスタ0の優先
順位がマスタ1の優先順位よりも高く設定しである。こ
のため、マスタ1がたとえ獲得要求信号“1”を先にD
−Fl”12にライトしても、リードするまでの間に、
マスタ0が獲得要求信号″1′をD−FFIIにライト
すると、このマスタ0に優先されてしまうこととなる。
順位がマスタ1の優先順位よりも高く設定しである。こ
のため、マスタ1がたとえ獲得要求信号“1”を先にD
−Fl”12にライトしても、リードするまでの間に、
マスタ0が獲得要求信号″1′をD−FFIIにライト
すると、このマスタ0に優先されてしまうこととなる。
これらマスタ0と、マスタ1との優先順位の関係を表す
と、第3図に示すようになる。
と、第3図に示すようになる。
第3図(イ)は、マスタOが獲得要求信号“1″を第1
サイクルでD−FF 11にライトし、マスタ1が第2
サイクルでD−FF12にライトした場合、マスタ0の
方の優先順位が高いから、第3サイクルでマスタOは獲
得応答信号“1”を得ることができる様子を示す。
サイクルでD−FF 11にライトし、マスタ1が第2
サイクルでD−FF12にライトした場合、マスタ0の
方の優先順位が高いから、第3サイクルでマスタOは獲
得応答信号“1”を得ることができる様子を示す。
第3図(ロ)は、マスタ0が獲得要求信号“1”を第1
サイクルでD−FFIIにライトし、マスタ1が第2サ
イクルでD−FF12にライトした場合、マスタ0の方
の優先順位が高いから、第3サイクルでマスタ1は未獲
得応答信号“0”しか得られない様子を示す。
サイクルでD−FFIIにライトし、マスタ1が第2サ
イクルでD−FF12にライトした場合、マスタ0の方
の優先順位が高いから、第3サイクルでマスタ1は未獲
得応答信号“0”しか得られない様子を示す。
第3図(ハ)は、マスタ1が獲得要求信号“1”を第1
サイクルでD−FF12にライトし、マスタ0が第2サ
イクルでD−FFIIにライトした場合、マスタOの方
の優先順位が高いから、第3サイクルでマスタ1は未獲
得応答信号“O”しか得られない様子を示す。
サイクルでD−FF12にライトし、マスタ0が第2サ
イクルでD−FFIIにライトした場合、マスタOの方
の優先順位が高いから、第3サイクルでマスタ1は未獲
得応答信号“O”しか得られない様子を示す。
第3図(ニ)は、マスタlが獲得要求信号“1”を第1
サイクルでD−FF12にライトし、マスタOが第2サ
イクルでD−FFIIにライトした場合、マスタOの方
の優先順位が高いから、第3サイクルでマスタOは獲得
応答信号“1”を得ることができる様子を示す。
サイクルでD−FF12にライトし、マスタOが第2サ
イクルでD−FFIIにライトした場合、マスタOの方
の優先順位が高いから、第3サイクルでマスタOは獲得
応答信号“1”を得ることができる様子を示す。
以上のように、第2図優先回路10を設けることにより
、ライトしてからリードするまでの間は、優先順位の高
いマスタOに獲得応答信号″1”(共有メモリ5をアク
セスする許可)を与えるように排他制御している。また
、第2図、AND回路21.22、NOR回路23、A
ND回路18により、優先順位の低いマスタは、それよ
りも高い優先順位のマスタよりも時間的に速く獲得要求
(ライト)を行い、高い優先順位のマスタが獲得要求を
する以前にリードすれば、優先順位を与えるように排他
制御している(第3図(ホ)に示す)。
、ライトしてからリードするまでの間は、優先順位の高
いマスタOに獲得応答信号″1”(共有メモリ5をアク
セスする許可)を与えるように排他制御している。また
、第2図、AND回路21.22、NOR回路23、A
ND回路18により、優先順位の低いマスタは、それよ
りも高い優先順位のマスタよりも時間的に速く獲得要求
(ライト)を行い、高い優先順位のマスタが獲得要求を
する以前にリードすれば、優先順位を与えるように排他
制御している(第3図(ホ)に示す)。
以上説明したように、本発明によれば、各マスタに対し
てリード/ライト可能なセマフォアレジスタを夫々設け
、マスタがこのセマフォアレジスタにライトした共有資
源アクセス要求信号に対して優先順位を考慮して1つの
マスタに対してのみアクセス許可信号をリードさせ、共
存資源をアクセスし得るように排他制御する構成を採用
していため、共有資源を獲得するためのハスサイクルを
ライトサイクルと、リードサイクルとの2つに分割して
ハスの占有時間を少なくし、ハスの使用効率を高めるこ
とができる。
てリード/ライト可能なセマフォアレジスタを夫々設け
、マスタがこのセマフォアレジスタにライトした共有資
源アクセス要求信号に対して優先順位を考慮して1つの
マスタに対してのみアクセス許可信号をリードさせ、共
存資源をアクセスし得るように排他制御する構成を採用
していため、共有資源を獲得するためのハスサイクルを
ライトサイクルと、リードサイクルとの2つに分割して
ハスの占有時間を少なくし、ハスの使用効率を高めるこ
とができる。
第1図は本発明の原理構成図、第2図は本発明の1実施
例構成図、第3図は第2図構成の動作説明図、第4図は
従来方式の構成図を示す。 図中、1−1.1−2はマスタ、2はセマフォア回路、
3−1.3−2はセマフォアレジスタ、4は相互排除回
路、5は共有メモリ、6はバスアービター、7はマルチ
マスタバスヲ表ス。
例構成図、第3図は第2図構成の動作説明図、第4図は
従来方式の構成図を示す。 図中、1−1.1−2はマスタ、2はセマフォア回路、
3−1.3−2はセマフォアレジスタ、4は相互排除回
路、5は共有メモリ、6はバスアービター、7はマルチ
マスタバスヲ表ス。
Claims (1)
- 【特許請求の範囲】 マルチマスタバス上のマスタ間で共有資源へのアクセス
を排他制御する共有資源排他制御方式において、 マルチマスタバス(7)の相互に異なるアドレスに対し
、各マスタ(1−1)ないし(1−n)に対応して夫々
接続したリード/ライト可能なセマフォアレジスタ(3
−1)ないし(3−n)と、 このセマフォアレジスタ(3−1)ないし(3−n)に
ライトされた共有メモリ(5)へのアクセス要求信号に
対し、優先順位に基づいていずれか1つのマスタ(1−
1)ないし(1−n)に対してアクセス許可信号を生成
してリード可能な状態に排他制御する相互排除回路(4
)とを備え、 マスタ(1−1)ないし(1−n)が共有メモリ(5)
へのアクセス要求信号をセマフォアレジスタ(3−1)
ないし(3−n)にライトし、次ぎにアクセス許可信号
がリードされた場合に、共有メモリ(5)をアセクスす
ることにより、共有メモリ(5)へのアセクスを排他制
御するよう構成したことを特徴とする共有資源排他制御
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10209687A JPS63268061A (ja) | 1987-04-27 | 1987-04-27 | 共有資源排他制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10209687A JPS63268061A (ja) | 1987-04-27 | 1987-04-27 | 共有資源排他制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63268061A true JPS63268061A (ja) | 1988-11-04 |
Family
ID=14318248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10209687A Pending JPS63268061A (ja) | 1987-04-27 | 1987-04-27 | 共有資源排他制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63268061A (ja) |
-
1987
- 1987-04-27 JP JP10209687A patent/JPS63268061A/ja active Pending
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