JPS63268061A - 共有資源排他制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、マルチマスタバス上のマスタ間で共有資源
へのアクセスを排他制御する共有資源排他制御方式にお
いて、２つのハスサイクル中に他のマスタがバスを使用
できないような制御を行って１つのマスタのみが共有資
源をアクセスし得るよう排他制御することにより、一般
のリードやライトの単一サイクルに比してバスを長時間
占有してバスの使用効率を低下させてしまう問題を解決
するため、各マスタに対してリード／ライト可能なセマ
フォアレジスタを夫々設け、マスタがこのセマフォアレ
ジスタにライトした共有資源アクセス要求信号に対して
優先順位を考慮して１つのマスタに対してのみアクセス
許可信号をリードさせ、共有資源をアクセスし得るよう
に排他制御することにより、共有資源を獲得するための
バスサイクルをライトサイクルと、リードサイクルの２
つに分割してバスの占有時間を少なくし、バスの使用効
率を高めるようにしている。

〔産業上の利用分野〕

本発明は、マスタに対してセマフォアレジスタを夫々設
け、これにライトされた共有資源アクセス要求信号に対
して優先順位を考慮して１つのマスタのみがアクセス許
可信号をリードして共有資源をアクセスし得るよう構成
した共有資源排他制御方式に関するものである。

〔従来の技術〕

１つの仕事を複数のプロセッサに分担させて処理を実行
する場合、各プロセッサがアクセス可能な共有メモリを
使用して各プロセッサ間の通信を行う必要がある。この
共有メモリに格納された共有データに対し、複数のプロ
セッサが同時にこの、共有データをアクセスしないよう
に排他制御する必要がある。以下従来の方式の構成を第
４図を用いて説明する。

第４図において、共有メモリ３５をアクセスするには、
まず、セマフォアフラグ３３に格納されている内容を読
み出して例えば“０”がセ・ツトされている（共有メモ
リ３５が他のマスタによってアクセスされていない）こ
とを確認し、次に、これに“ｌ“をライトした後、共有
メモリ３５をアクセスする必要がある。

しかし、これらリードおよびライトの２つのバスサイク
ルの間で、他のマスタがバス使用権を獲得してセマフォ
アフラグ３３を書き替えてしまうと、同時に複数のマス
タが共有メモリ３５のアクセスを開始してしまうため、
上記２つのバスサイクルを１つのマスタが実行し終わる
まで、他のマスタにマルチマスタバス３７を開放しない
ように制御する必要がある。このため、マルチマスタバ
ス３７は、リードサイクルと、ライトサイクルとの間で
バスアービトレーションを防ぐリード・モディファイ・
ライト・サイクルを定義し、マルチマスタバス３７を獲
得したマスタ３１−１．３１−２などは、リードとライ
トとの２つのバスサイクルが終了するまで、バスアービ
ター３６に対してビジー（Ｂ　Ｂ　Ｓ　Ｙ）信号を出力
し、他のマスタにマルチマスタバス３７を使用させない
ようにアービトレーションを禁止していた。これによっ
て、セマフォアフラグ３３に対してテスト・アンド・セ
ットを実行することにより、マスタ３１−１．３１−２
間で相互排除を実現していた。

尚、第４図図中マスタ３１−１．３１−２はプロセッサ
を持つ処理装置である。バスアービター３６は複数のマ
スタ３１−１．３１−２からのマルチマスタバス３７の
使用の相互排他制御を行うものである。共有メモリ３５
はマスタ３１−１．３１−２間の共有に使用するメモリ
であって、相互に通信などを行う場合に使用するもので
ある。

〔発明が解決しようとする問題点〕

第４図に示す従来方式の構成は、マルチマスタバス３７
に対してリード・モディファイ・ライト・サイクルを定
義すると共に、共有メモリ３５中にセマフォアフラグ３
３を設け、あるマスタが共有メモリ３５中のセマフオア
フラグ３３をリード・ライトする間はマルチマスタバス
３７を占有して他のマスタが使用できないようにしてし
まうため、−ａのリードサイクルやライトサイクルの単
一サイクルに比してマルチマスタバス３７を長時間占有
してしまい、マスタがセマフオアフラグ３３を操作する
回数が多くなると、マルチマスタバス３７の使用効率が
低下してしまうという問題点があった。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するため、マルチマスタバ
ス７の相互に異なるアドレスに対し、各マスタ１−１な
いしｌ−ｎに対応して夫々接続したリード／ライト可能
なセマフォアレジスタ３−１ないし３−ｎと、このセマ
フォアレジスタ３−１ないし３−ｎにライトされた共有
メモリ５へのアクセス要求信号に対し、優先順位に基づ
いていずれか１つのマスタ１−１ないし１−ｎに対して
アクセス許可信号を生成してリード可能な状態に排他制
御する相互排除回路４とを設け、マスタ１−１ないし１
−ｎが共有メモリ５へのアクセス要求信号をセマフォア
レジスタ３−１ないし３−ｎにライトし、次ぎにアクセ
ス許可信号がリードされた場合に、共有メモリ５をアセ
クスすることにより、共有メモリ５へのアセクスを排他
制御するようにしている。

第１図は本発明の原理構成図を示す。図中マスタ１−１
．１−２は、プロセッサを持つ処理装置である。

セマフォア回路２は、共有メモリ５へのアクセスを排他
制御するものである。

セマフォアレジスタ３−Ｌ　３−２は、各マスタ１−１
．１−２に対応して設けられたものであって、共有メモ
リ５に対するアクセス要求信号をライトするものである
。

相互排除回路４は、セマフォアレジスタ３−１．３−２
にライトされたアクセス要求信号に対し、優先順位を考
慮していずれか１つのマスタ１−１．１−２に対してア
クセス許可信号をリードし得る状態にするものである。

共有メモリ５は、マスタ１−１．１−２がマルチマスタ
バス７を介して共通にアクセス制御するものである。こ
れにより、マスタ１−１．１−２などが相互に通信を行
うことができる。

バスアービター６は、複数のマスタ１−１．１−２から
のマルチマスタバス３７の使用に対して相互排他制御を
行うものである。

マルチマスタバス７は、マスタ１−１．１−２が共通に
使用するバスである。

〔作用〕

次に動作を説明する。

第１図において、マスタ１−１．１−２がセマフォアレ
ジスタ３−１．３−２に獲得要求信号（アクセス要求信
号）例えば“１”をライトすると、各セマフォアレジス
タ３−１．３−２にライトされた獲得要求信号が相互排
他回路４に通知される。相互排他回路４は、優先順位を
考慮して、８亥当するいずれか１つのセマフォアレジス
タ３−１．３−２に獲得応答信号（アクセス許可信号）
１”を返し、他のものには未獲得応答信号（アクセス不
許可信号）“０”を返す。この返された獲得応答信号を
リードしたマスタ１−１．１−２は、共有メモリ５をア
クセスして所望の処理を実行する。処理が終了したら、
該当するセマフォアレジスタ３−１．３−２に開放要求
値“０”をライトする。

以上のように、各マスタ１−１．１−２などが夫々に設
けられたセマフォアレジスタ３−１．３−２などに獲得
要求信号“ｌ”をライトし、これに対応して獲得応答信
号“１”がリードされた時に、共有メモリ５をアクセス
することにより、共有メモリ５を獲得するサイクルをラ
イトサイクルとリードサイクルとに分割し、マルチマス
タバス７の占有時間を少なくして使用効率を高めている
。

〔実施例〕

次に、第２図および第３図を用いて本発明の１実施例の
構成および動作を詳細に説明する。

第２図は、第１図相互排除回路４の具体的回路図を示す
。図中１０は優先回路を示す。

第２図において、図中Ｄｉｓは、図示外のデータバスの
うちの１５ビツト目のデータバスを示す。

−ＷＴＳＥＭＡＯ，−ＷＴＳＥＭＡＩはセマフォアレジ
スタ０、セマフォアレジスタ１に対するライト信号を示
す。

−ＲＤＳＥＭＡＯ１−ＲＤＳＥＭＡＩはセマフォアレジ
スタ０、セマフォアレジスタ１に対するリード信号を示
す。

＋ＲＤＣＯＭは、各セマフォアレジスタ３−１．３−２
などに対して共通に供給するリード信号を示す。

また、１１．１２．１９．２０はＤ−ＦＦ、１３．１４
は３ステートバツフア、１６はインバータ、１７．１８
．２１．２２はＡＮＤ回路、２３はＮＯＲ回路を表す。

次に、動作を説明する。

マスタ０（マスタ１−１）が、セマフォアレジスタに書
き込む獲得要求信号（アクセス要求信号）１１”を図示
外のデータバスのＤＩ５に出力してＤ−ＦＦＩＩに入力
すると共に、−ＷＴＳＥＭＡＯのアクティブ信号“０′
　（ライト信号）をＤ−ＦＦＩＩに入力すると、′１”
が当該Ｄ−ＦＦ゛　　１１に保持（セット）される。次
に、マスタ０がセマフォアレジスタ３−１から獲得応答
信号（アクセス許可信号）“１”あるいは未獲得応答信
号（アクセス不許可信号）“０”のいずれが返答されテ
イルかをリートすると、＋ＲＤＣＯＭ”　１　”がＡＮ
Ｄ回路１８に入力されて出力信号が０から１に変化し、
Ｄ−ＦＦ　１９に“ｌ゛が保持される。

この時、−ＲＤＳＥＭＡＯのアクティブ信号“０″が３
ステートバツフア１３に供給されているので、Ｄ−ＦＦ
　１９に保持されている４１”がデータバスＤ＋ｓに出
力される。これをマスタＯがリードすることによって、
獲得応答信号“１”が相・互排除回路１５から返答され
たことを確認する。

そして、共有メモリ５をアクセスして所定の処理を実行
する。処理が終了したら、Ｄ−ＦＦＩＩに０″を書き込
んでおく。

同様に、マスタ１　（マスタ１−２）が、−ＷＴＳＥＭ
ＡＩ、−ＲＤＳＥＭＡＩ、＋ＲＤＣＯＭを用いて共存メ
モリ５の獲得を行うことができる。

また、第２図図中優先回路１０を設け、マスタ０の優先
順位がマスタ１の優先順位よりも高く設定しである。こ
のため、マスタ１がたとえ獲得要求信号“１”を先にＤ
−Ｆｌ”１２にライトしても、リードするまでの間に、
マスタ０が獲得要求信号″１′をＤ−ＦＦＩＩにライト
すると、このマスタ０に優先されてしまうこととなる。

これらマスタ０と、マスタ１との優先順位の関係を表す
と、第３図に示すようになる。

第３図（イ）は、マスタＯが獲得要求信号“１″を第１
サイクルでＤ−ＦＦ　１１にライトし、マスタ１が第２
サイクルでＤ−ＦＦ１２にライトした場合、マスタ０の
方の優先順位が高いから、第３サイクルでマスタＯは獲
得応答信号“１”を得ることができる様子を示す。

第３図（ロ）は、マスタ０が獲得要求信号“１”を第１
サイクルでＤ−ＦＦＩＩにライトし、マスタ１が第２サ
イクルでＤ−ＦＦ１２にライトした場合、マスタ０の方
の優先順位が高いから、第３サイクルでマスタ１は未獲
得応答信号“０”しか得られない様子を示す。

第３図（ハ）は、マスタ１が獲得要求信号“１”を第１
サイクルでＤ−ＦＦ１２にライトし、マスタ０が第２サ
イクルでＤ−ＦＦＩＩにライトした場合、マスタＯの方
の優先順位が高いから、第３サイクルでマスタ１は未獲
得応答信号“Ｏ”しか得られない様子を示す。

第３図（ニ）は、マスタｌが獲得要求信号“１”を第１
サイクルでＤ−ＦＦ１２にライトし、マスタＯが第２サ
イクルでＤ−ＦＦＩＩにライトした場合、マスタＯの方
の優先順位が高いから、第３サイクルでマスタＯは獲得
応答信号“１”を得ることができる様子を示す。

以上のように、第２図優先回路１０を設けることにより
、ライトしてからリードするまでの間は、優先順位の高
いマスタＯに獲得応答信号″１”（共有メモリ５をアク
セスする許可）を与えるように排他制御している。また
、第２図、ＡＮＤ回路２１．２２、ＮＯＲ回路２３、Ａ
ＮＤ回路１８により、優先順位の低いマスタは、それよ
りも高い優先順位のマスタよりも時間的に速く獲得要求
（ライト）を行い、高い優先順位のマスタが獲得要求を
する以前にリードすれば、優先順位を与えるように排他
制御している（第３図（ホ）に示す）。

〔発明の効果〕

以上説明したように、本発明によれば、各マスタに対し
てリード／ライト可能なセマフォアレジスタを夫々設け
、マスタがこのセマフォアレジスタにライトした共有資
源アクセス要求信号に対して優先順位を考慮して１つの
マスタに対してのみアクセス許可信号をリードさせ、共
存資源をアクセスし得るように排他制御する構成を採用
していため、共有資源を獲得するためのハスサイクルを
ライトサイクルと、リードサイクルとの２つに分割して
ハスの占有時間を少なくし、ハスの使用効率を高めるこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図は第２図構成の動作説明図、第４図は
従来方式の構成図を示す。 図中、１−１．１−２はマスタ、２はセマフォア回路、
３−１．３−２はセマフォアレジスタ、４は相互排除回
路、５は共有メモリ、６はバスアービター、７はマルチ
マスタバスヲ表ス。

Claims (1)

1. 【特許請求の範囲】 マルチマスタバス上のマスタ間で共有資源へのアクセス
   を排他制御する共有資源排他制御方式において、 マルチマスタバス（７）の相互に異なるアドレスに対し
   、各マスタ（１−１）ないし（１−ｎ）に対応して夫々
   接続したリード／ライト可能なセマフォアレジスタ（３
   −１）ないし（３−ｎ）と、 このセマフォアレジスタ（３−１）ないし（３−ｎ）に
   ライトされた共有メモリ（５）へのアクセス要求信号に
   対し、優先順位に基づいていずれか１つのマスタ（１−
   １）ないし（１−ｎ）に対してアクセス許可信号を生成
   してリード可能な状態に排他制御する相互排除回路（４
   ）とを備え、 マスタ（１−１）ないし（１−ｎ）が共有メモリ（５）
   へのアクセス要求信号をセマフォアレジスタ（３−１）
   ないし（３−ｎ）にライトし、次ぎにアクセス許可信号
   がリードされた場合に、共有メモリ（５）をアセクスす
   ることにより、共有メモリ（５）へのアセクスを排他制
   御するよう構成したことを特徴とする共有資源排他制御
   方式。