JPH03181093A - マルチポートメモリ装置 - Google Patents
マルチポートメモリ装置Info
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- JPH03181093A JPH03181093A JP1317862A JP31786289A JPH03181093A JP H03181093 A JPH03181093 A JP H03181093A JP 1317862 A JP1317862 A JP 1317862A JP 31786289 A JP31786289 A JP 31786289A JP H03181093 A JPH03181093 A JP H03181093A
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- access
- signal
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- 238000010586 diagram Methods 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 7
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- 230000007423 decrease Effects 0.000 description 2
- 101100443272 Arabidopsis thaliana DIR2 gene Proteins 0.000 description 1
- 101100174722 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GAA1 gene Proteins 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、独立した複数のプロセッサからのランダムな
アクセスに対してハードウェア的にアクセス権の調停を
行って複数のメモリ部へのアクセスを可能にしたマルチ
ポートメモリ装置に関する。
アクセスに対してハードウェア的にアクセス権の調停を
行って複数のメモリ部へのアクセスを可能にしたマルチ
ポートメモリ装置に関する。
（従来の技術）
マルチポートメモリ、例えばポート数が２つのデュアル
ポートメモリを制御するシステムとしては第９図及び第
１０図に示すものが知られている。
ポートメモリを制御するシステムとしては第９図及び第
１０図に示すものが知られている。
１９図のものはデュアルポートメモリ１に対して独立し
た２つのプロセッサ２，３を使用してアクセス制御する
もので、各プロセッサ２．３とデュアルポートメモリ１
とはアドレス信号を通過させるアドレスバス、データ信
号を通過させるデータバス及びコマンド、セレクト信号
、レディ信号等の制御信号を通過させるコントロールバ
スによって接続されている。
た２つのプロセッサ２，３を使用してアクセス制御する
もので、各プロセッサ２．３とデュアルポートメモリ１
とはアドレス信号を通過させるアドレスバス、データ信
号を通過させるデータバス及びコマンド、セレクト信号
、レディ信号等の制御信号を通過させるコントロールバ
スによって接続されている。
第１０図に示すものは、メインモジュール４にマスター
プロセッサ５を設け、スレーブモジュール６にスレーブ
プロセッサ７とデュアルポートメモリ８を設け、各モジ
ュール４，６がパスラインを介して接続され、マスター
プロセッサ５とスレーブプロセッサ７がデュアルポート
メモリ８をアクセス可能になっている。
プロセッサ５を設け、スレーブモジュール６にスレーブ
プロセッサ７とデュアルポートメモリ８を設け、各モジ
ュール４，６がパスラインを介して接続され、マスター
プロセッサ５とスレーブプロセッサ７がデュアルポート
メモリ８をアクセス可能になっている。
このようなシステムに使用されるデュアルポートメモリ
としては従来、第１１図に示す構成になっていた。すな
わち１ｇのメモリ部１１を設け、このメモリ部１１に２
個のポート１２．１３を設け、このポート１２．１３を
タイミング制御部１４によって制御するようになってい
る。そしてこのタイミング制御部１４を調停部１５が調
停するようになっている。
としては従来、第１１図に示す構成になっていた。すな
わち１ｇのメモリ部１１を設け、このメモリ部１１に２
個のポート１２．１３を設け、このポート１２．１３を
タイミング制御部１４によって制御するようになってい
る。そしてこのタイミング制御部１４を調停部１５が調
停するようになっている。
例えば各プロセッサからのセレクト信号５ＥＬＬ。
ＳＥＩ、２が同特にアクティブになると、調停部１５は
いずれかのセレクト信号を受付けてタイミング制御Ｈ１
４に対応する側のポートのゲートを開くように調停する
。これにより一方のプロセッサによるアクセスが可能と
なり、他方のプロセッサによるアクセスは一方のプロセ
ッサによるアクセスが終了するまで待つことになる。
いずれかのセレクト信号を受付けてタイミング制御Ｈ１
４に対応する側のポートのゲートを開くように調停する
。これにより一方のプロセッサによるアクセスが可能と
なり、他方のプロセッサによるアクセスは一方のプロセ
ッサによるアクセスが終了するまで待つことになる。
（発明が解決しようとする課題）
しかしこのように２つのプロセッサからのアクセスが衝
突した場合に一方のアクセスのみが許可され、他方のア
クセスが一方のアクセスが終了するまで待ったのでは、
衝突が頻繁に発生するようなシステムでは効率が低下す
る問題があった。
突した場合に一方のアクセスのみが許可され、他方のア
クセスが一方のアクセスが終了するまで待ったのでは、
衝突が頻繁に発生するようなシステムでは効率が低下す
る問題があった。
ポート数が３個以上になると衝突の確率も高くなりシス
テム効率の低下が顕著になる問題があった。
テム効率の低下が顕著になる問題があった。
そこで本発明は、リード動作時に複数のプロセッサから
同時にアクセスが行われても各プロセッサが独立してリ
ードアクセスができ、従ってアクセス待ちになることが
なくシステム効率を向上できるマルチポートメモリ装置
を提供しようとするものである。
同時にアクセスが行われても各プロセッサが独立してリ
ードアクセスができ、従ってアクセス待ちになることが
なくシステム効率を向上できるマルチポートメモリ装置
を提供しようとするものである。
［発明の構成］
（課題を解決するための手段）
本発明は、複数のプロセッサからのアドレス信号、デー
タ信号及び制御信号をそれぞれ通過させる複数のポート
と、この各ポートに対応して設けられた複数のメモリ部
と、各ポートを介して行イ）れる各プロセッサからの各
メモリ部に対するランダムなアクセスを調停する調停部
と、この調停部によるアクセス調停扱きメモリ部へのア
クセスタイミングを１す御するタイミング制御部とを設
け、各プロセッサによるメモリ部へのライトアクセスに
文１しては各メモリ部に同一データを書き込み、各プロ
セッサによるメモリ部へのリードアクセスに対しては各
プロセッサが対応するメモリ部からそれぞれ独立してデ
ータ読出しを行うことにある。
タ信号及び制御信号をそれぞれ通過させる複数のポート
と、この各ポートに対応して設けられた複数のメモリ部
と、各ポートを介して行イ）れる各プロセッサからの各
メモリ部に対するランダムなアクセスを調停する調停部
と、この調停部によるアクセス調停扱きメモリ部へのア
クセスタイミングを１す御するタイミング制御部とを設
け、各プロセッサによるメモリ部へのライトアクセスに
文１しては各メモリ部に同一データを書き込み、各プロ
セッサによるメモリ部へのリードアクセスに対しては各
プロセッサが対応するメモリ部からそれぞれ独立してデ
ータ読出しを行うことにある。
（作用）
このような構成の本発明においては、複数のプロセッサ
の１つからライトアクセスがあるとタイミング制御部が
各メモリ部へのアクセスタイミングを制御しすべてのメ
モリ部に同一のデータを書き込む。またリードアクセス
時には各プロセッサからアクセスがあるとタイミング制
御部が対応するメモリ部へのアクセスタイミングを制御
し各プロセッサは他のプロセッサのリード動作に関係な
く対応するメモリ部からのデータを読み出すことができ
る。従って複数のプロセッサからのリードアクセスタイ
ミングがたとえ同じでも各プロセッサはそれぞれ対応す
るメモリ部からのデータ読出しが同時にできる。
の１つからライトアクセスがあるとタイミング制御部が
各メモリ部へのアクセスタイミングを制御しすべてのメ
モリ部に同一のデータを書き込む。またリードアクセス
時には各プロセッサからアクセスがあるとタイミング制
御部が対応するメモリ部へのアクセスタイミングを制御
し各プロセッサは他のプロセッサのリード動作に関係な
く対応するメモリ部からのデータを読み出すことができ
る。従って複数のプロセッサからのリードアクセスタイ
ミングがたとえ同じでも各プロセッサはそれぞれ対応す
るメモリ部からのデータ読出しが同時にできる。
（実施例）
以下、本発明の一実施例を図面を参照して説明する。
第１図はマルチポートメモリ装置、例えばポートが２つ
のデュアルポートメモリ装置の構成を示すブロック図で
、第１、第２のポート２１．２２に対応して第１、第２
のメモリ部２３．２４を設けている。
のデュアルポートメモリ装置の構成を示すブロック図で
、第１、第２のポート２１．２２に対応して第１、第２
のメモリ部２３．２４を設けている。
前記第１のポート２１は前記第１のメモリ部２３に接続
され、前記第２のポート２２は前記第２のメモリ部２４
に接続されている。
され、前記第２のポート２２は前記第２のメモリ部２４
に接続されている。
前記各メモリ部２３．２４間にはゲート２５゜２６が介
７「シている。
７「シている。
各プロセッサ（図示せず）からのセレクト信号５ＥＬＩ
５ＥＬ２を調停部２７に供給し、この調停部２７で
制御信号ＢＵＳＹＩＷ、Ｂυ５Ｙ２Ｗを作って前記各ゲ
ート２５．２６を制御し、またタイミング制御部２８を
も制御するようになっている。前記タイミング制御部２
８は前記各ポート２１．２２を制御するようになってい
る。前記調停部２７は各プロセッサからのセレクト信号
５ＥＬＬ、 ５ＩＥＬ２をサンプリングしアクセス権を
どちらのプロセッサに与えるかを決定するもので、出力
する制御信号５ｕｓｙｉｖ。
５ＥＬ２を調停部２７に供給し、この調停部２７で
制御信号ＢＵＳＹＩＷ、Ｂυ５Ｙ２Ｗを作って前記各ゲ
ート２５．２６を制御し、またタイミング制御部２８を
も制御するようになっている。前記タイミング制御部２
８は前記各ポート２１．２２を制御するようになってい
る。前記調停部２７は各プロセッサからのセレクト信号
５ＥＬＬ、 ５ＩＥＬ２をサンプリングしアクセス権を
どちらのプロセッサに与えるかを決定するもので、出力
する制御信号５ｕｓｙｉｖ。
ＢＵＳＹ２Ｗはライト動作がどのポートからの要求であ
るかを示す信号となっている。
るかを示す信号となっている。
前記各ポート２１，２２、各ゲート２５．２６及びタイ
ミング制御部２７は長体的には第２図に示す構成になっ
ている。
ミング制御部２７は長体的には第２図に示す構成になっ
ている。
すなわち前記第１のポート２１は一方向性ゲート２１１
及び双方向性ゲート２１２で構成され、また前記第２の
ポート２２は一方向性ゲート２２１及び双方向性ゲート
２２２で構成され、また前記ゲート２５は２つの一方向
性ゲート２５１゜２５２で構成され、かつ前記ゲート２
６は２つの一方向性ゲート２６１，２６２で構成されて
いる。
及び双方向性ゲート２１２で構成され、また前記第２の
ポート２２は一方向性ゲート２２１及び双方向性ゲート
２２２で構成され、また前記ゲート２５は２つの一方向
性ゲート２５１゜２５２で構成され、かつ前記ゲート２
６は２つの一方向性ゲート２６１，２６２で構成されて
いる。
そして一方のプロセッサからのアドレスバスが前記ゲー
ト２１１を介して前記第１のメモリ部２３のアドレス端
子Ａ。−Ａ、に接続されるとともに、さらに前記ゲート
２５１を介して前記第２のメモリ部２４のアドレス端子
Ａ。−Ａ９に接続されている。また一方のプロセッサか
らのデータバスが前記ゲート２１２を介して前記第１の
メモリ部２３のデータ端子り。−Ｄ７に接続されるとと
もに、さらに前記ゲート２５２を介して前記第２のメモ
リ部２４のデータ端子り。−Ｄ７に接続されている。
ト２１１を介して前記第１のメモリ部２３のアドレス端
子Ａ。−Ａ、に接続されるとともに、さらに前記ゲート
２５１を介して前記第２のメモリ部２４のアドレス端子
Ａ。−Ａ９に接続されている。また一方のプロセッサか
らのデータバスが前記ゲート２１２を介して前記第１の
メモリ部２３のデータ端子り。−Ｄ７に接続されるとと
もに、さらに前記ゲート２５２を介して前記第２のメモ
リ部２４のデータ端子り。−Ｄ７に接続されている。
また他方のプロセッサからのアドレスバスが前記ゲート
２２１を介して前記第２のメモリ部２４のアドレス端子
Ａ。−Ａ９に接続されるとともに、さらに前記ゲート２
６１を介して前記第１のメモリ部２３のアドレス端子Ａ
。−Ａ９に接続されている。また他方のプロセッサから
のデータバスが前記ゲート２２２を介して前記第２のメ
モリ部２４のデータ端子り。−Ｄ７に接続されるととも
に、さらに前記ゲート２６２を介して前記第１のメモリ
部２３のデータ端子り。−Ｄ７に接続されている。
２２１を介して前記第２のメモリ部２４のアドレス端子
Ａ。−Ａ９に接続されるとともに、さらに前記ゲート２
６１を介して前記第１のメモリ部２３のアドレス端子Ａ
。−Ａ９に接続されている。また他方のプロセッサから
のデータバスが前記ゲート２２２を介して前記第２のメ
モリ部２４のデータ端子り。−Ｄ７に接続されるととも
に、さらに前記ゲート２６２を介して前記第１のメモリ
部２３のデータ端子り。−Ｄ７に接続されている。
前記タイミング制御部２８は２つのタイミング生成部２
８１，２８２で構成され、前記タイミング生成部２８１
は前記調停部２７からスタート信号ＳＴＩを人力され、
また一方のプロセッサからリード信号ＲＤＩ及びライト
信号ＷＲＩを入力され、前記ポート２１及びメモリ部２
３に対してリード動作及びライト動作を行わせるための
各種の制御信号ＲＤＹ ｌ 、 ＡピＮ１．ＤＥＮｌ、
ＤＩＲｌ、賀ＲＴＭＩ、ＲＤＴＭＩ、Ｃ８ＴＭＩを発生
するとともに前記調停部２７に対してサイクル終了信号
ＥＮＤＩを出力するようになっている。前記タイミング
生成部２８２は前記調停部２７からスタート信号ＳＴ２
を人力され、また他方のプロセッサからリード信号！？
Ｄ２及びライト信号ＷＲ２を入力され、前記ポート２２
及びメモリ部２４に対してリード動作及びライト動作を
行わせるための各種の制御信号１？ＤＹ２．ＡＥＮ２．
ＤＥＮ２ 、ＤＩＲ２、ＷＲＴＭ２．ＲＤＴＭ２゜Ｃ８
ＴＭ２を発生するとともに前記調停部２７に対してサイ
クル終了信号ＥＮＤ２を出力するようになっている。
８１，２８２で構成され、前記タイミング生成部２８１
は前記調停部２７からスタート信号ＳＴＩを人力され、
また一方のプロセッサからリード信号ＲＤＩ及びライト
信号ＷＲＩを入力され、前記ポート２１及びメモリ部２
３に対してリード動作及びライト動作を行わせるための
各種の制御信号ＲＤＹ ｌ 、 ＡピＮ１．ＤＥＮｌ、
ＤＩＲｌ、賀ＲＴＭＩ、ＲＤＴＭＩ、Ｃ８ＴＭＩを発生
するとともに前記調停部２７に対してサイクル終了信号
ＥＮＤＩを出力するようになっている。前記タイミング
生成部２８２は前記調停部２７からスタート信号ＳＴ２
を人力され、また他方のプロセッサからリード信号！？
Ｄ２及びライト信号ＷＲ２を入力され、前記ポート２２
及びメモリ部２４に対してリード動作及びライト動作を
行わせるための各種の制御信号１？ＤＹ２．ＡＥＮ２．
ＤＥＮ２ 、ＤＩＲ２、ＷＲＴＭ２．ＲＤＴＭ２゜Ｃ８
ＴＭ２を発生するとともに前記調停部２７に対してサイ
クル終了信号ＥＮＤ２を出力するようになっている。
なお、スタート信号ＳＴＩ、ＳＴ２は読出し又は書込み
のサイクル開始を示す信号となっている。
のサイクル開始を示す信号となっている。
前記調停部２７は具体的には第３図に示す構成になって
いる。すなわち２つのＤ形フリップフロップで構成され
るサンプリング回路２７１、複数の論理ゲートで構成さ
れる調停回路２７２．２つのＤ形フリップフロップで構
成されるスタート信号生成回路２７３及び複数の論理ゲ
ートと４個のＳＲ形ラフリップフロップ構成されるビジ
ィ信号生成回路２７４からなっている。
いる。すなわち２つのＤ形フリップフロップで構成され
るサンプリング回路２７１、複数の論理ゲートで構成さ
れる調停回路２７２．２つのＤ形フリップフロップで構
成されるスタート信号生成回路２７３及び複数の論理ゲ
ートと４個のＳＲ形ラフリップフロップ構成されるビジ
ィ信号生成回路２７４からなっている。
前記サンプリング回路２７１は各プロセッサからのセレ
クト信号５ＥＬ１．５ＥＬ２及びクロック信号ＣＬＫに
より各フリップフロップを動作し、その各フリップフロ
ップのＱ出力を前記調停回路２７２に供給している。
クト信号５ＥＬ１．５ＥＬ２及びクロック信号ＣＬＫに
より各フリップフロップを動作し、その各フリップフロ
ップのＱ出力を前記調停回路２７２に供給している。
前記調停回路２７２は前記サンプリング口路２７１から
のＱ出力、各プロセッサからのライト信号ＷＲ１，Ｗｌ
？２及び前記ビジィ信号生成回路２７４からの制御信号
［３ＵＳＹＩＷ、ＢＵＳＹ２Ｗにより各論理ゲートを動
作し、前記スタート信号生成回路２７３の各フリップフ
ロップに信号を供給するようになっている。
のＱ出力、各プロセッサからのライト信号ＷＲ１，Ｗｌ
？２及び前記ビジィ信号生成回路２７４からの制御信号
［３ＵＳＹＩＷ、ＢＵＳＹ２Ｗにより各論理ゲートを動
作し、前記スタート信号生成回路２７３の各フリップフ
ロップに信号を供給するようになっている。
前記スタート信号ζＬ成回路２７３は前記調停回路２７
２からの信号によりフリップフロップを動作してスター
ト信号ＳＴＩ及びＳＴ２を発生するようになっている。
２からの信号によりフリップフロップを動作してスター
ト信号ＳＴＩ及びＳＴ２を発生するようになっている。
前記ビジィ信号生成回路２７４は前記スタート信号生成
回路２７３からのスタート信号ＳＴＩ、ＳＴ２、各プロ
セッサからのライト１５号ＷＲＩ、ＷＲ２、リセット信
号及び前記各タイミング生成部２８１゜２８２からのサ
イクル終了信号ＩＥＮＤＩ 、ＩＥＮＤ２により論理ゲ
ート及びフリップフロップを動作し、各フリップフロッ
プからビジィ信号１１ＵＳＹＩ 、１１ＵｓＹＩＷＢＵ
ＳＹ２．ＢＵＳＹ２Ｗをそれぞれ出力するようになって
いる。
回路２７３からのスタート信号ＳＴＩ、ＳＴ２、各プロ
セッサからのライト１５号ＷＲＩ、ＷＲ２、リセット信
号及び前記各タイミング生成部２８１゜２８２からのサ
イクル終了信号ＩＥＮＤＩ 、ＩＥＮＤ２により論理ゲ
ート及びフリップフロップを動作し、各フリップフロッ
プからビジィ信号１１ＵＳＹＩ 、１１ＵｓＹＩＷＢＵ
ＳＹ２．ＢＵＳＹ２Ｗをそれぞれ出力するようになって
いる。
この調停部２７は各ポート２１．２２から同時にライト
アクセス要求があったとき第１のポート２１例のアクセ
スを優先する調停を行うようになっている。この調停部
２７の動作タイミングは第５図に示すタイミングになっ
ている。すなわちクロック信号ＣＬＫが各り形フリップ
フロップに周期的に入力され、セレクト信号５ＥＬ（Ｓ
ＥＬｌ、５ＥＬ２）が人力されるとクロック信号ＣＬＫ
の立上りでプリップフロップがセットされそのフリップ
フロップのＱ出力端子から内部ラッチ信号が出力される
。そして調停回路２７２において調停信号が確定しスタ
ート信号生成回路２７３からスタート信号ＳＴＩ／ＳＴ
２が出力される。さらにビジィ信号生成回路２７４から
ビジィ信号ＢＵＳＹが出力される。そしてビジィ信号Ｂ
ＵＳＹの出力によりその後のクロック信号ＣＬＫの立上
りに同期してスタート信号生成回路２７３からのスター
ト信号ＳＴＩ／ＳＴ２の出力が停止される。
アクセス要求があったとき第１のポート２１例のアクセ
スを優先する調停を行うようになっている。この調停部
２７の動作タイミングは第５図に示すタイミングになっ
ている。すなわちクロック信号ＣＬＫが各り形フリップ
フロップに周期的に入力され、セレクト信号５ＥＬ（Ｓ
ＥＬｌ、５ＥＬ２）が人力されるとクロック信号ＣＬＫ
の立上りでプリップフロップがセットされそのフリップ
フロップのＱ出力端子から内部ラッチ信号が出力される
。そして調停回路２７２において調停信号が確定しスタ
ート信号生成回路２７３からスタート信号ＳＴＩ／ＳＴ
２が出力される。さらにビジィ信号生成回路２７４から
ビジィ信号ＢＵＳＹが出力される。そしてビジィ信号Ｂ
ＵＳＹの出力によりその後のクロック信号ＣＬＫの立上
りに同期してスタート信号生成回路２７３からのスター
ト信号ＳＴＩ／ＳＴ２の出力が停止される。
前記タイミング生成部２８１，２８２は具体的には第４
図に示すように構成されている。
図に示すように構成されている。
すなわちＤ形フリップフロップと論理ゲートからなり、
アドレスゲートをイネーブルするタイミング信号へＥＮ
とデータゲートの方向を決める信号ＤＩＲを生成するＡ
ＥＮ／ＤＩＲ生成回路１０１、Ｄ形フリップフロップと
論理ゲートからなり、メモリ部２３．２４へのチップセ
レクト信号ｃｓ及びデータゲートをイネーブルにする信
号ＤＥＮを生成するＣ５／ＤＥＮ生成回路１０２、Ｄ形
フリップフロップと論理ゲートからなり、メモリ部２３
゜２４にχ＝ｆ してリード動作、ライト動作を行うた
めのリードコマンドＲＤＴＭ及びライトコマンドＷＲＴ
Ｍを生成するＲＤＴＭ／ＷＲＴＭ生成回路１０３、Ｄ形
フリップフロップと論理ゲートからなり、外部プロセッ
サに対するレディ信号ＲＤＹを生成するＲＤＹ信号生成
回路１０４、Ｄ形フリップフロップと論理ゲートからな
り、本タイミング回路をサイクル毎にリセットするリセ
ット回路１０５及びＤ形フリップフロップからなり、ス
タート信号ＳＴにより開始されたリード／ライトサイク
ルの終了を前記調停部２７に通知するためのサイクル終
了信号ＥＮＤを生成するＥＮＤ信号生成回路１０６によ
って構成されている。
アドレスゲートをイネーブルするタイミング信号へＥＮ
とデータゲートの方向を決める信号ＤＩＲを生成するＡ
ＥＮ／ＤＩＲ生成回路１０１、Ｄ形フリップフロップと
論理ゲートからなり、メモリ部２３．２４へのチップセ
レクト信号ｃｓ及びデータゲートをイネーブルにする信
号ＤＥＮを生成するＣ５／ＤＥＮ生成回路１０２、Ｄ形
フリップフロップと論理ゲートからなり、メモリ部２３
゜２４にχ＝ｆ してリード動作、ライト動作を行うた
めのリードコマンドＲＤＴＭ及びライトコマンドＷＲＴ
Ｍを生成するＲＤＴＭ／ＷＲＴＭ生成回路１０３、Ｄ形
フリップフロップと論理ゲートからなり、外部プロセッ
サに対するレディ信号ＲＤＹを生成するＲＤＹ信号生成
回路１０４、Ｄ形フリップフロップと論理ゲートからな
り、本タイミング回路をサイクル毎にリセットするリセ
ット回路１０５及びＤ形フリップフロップからなり、ス
タート信号ＳＴにより開始されたリード／ライトサイク
ルの終了を前記調停部２７に通知するためのサイクル終
了信号ＥＮＤを生成するＥＮＤ信号生成回路１０６によ
って構成されている。
前記各回路１０１〜１０６のフリップフロップにはスタ
ート信号ＳＴ及びクロック信号ＣＬＫがそれぞれ入力さ
れ、また前記ＡＥＮ／ＤＩＲ生成回路１０１のフリップ
フロップにはＢＵＳＹ信号が入力され、また前記ＡＥＮ
／ＤＩＲ生戊回路１０１の論理ゲートにはリード信号Ｒ
Ｄが入力され、また前記ＲＤＴＭ／ＷＲＴＭ生成回路１
０３の論理ゲート及びＲＤＹ信号生成回路１０４の論理
ゲートにはリード信号ＲＤ及びライト信号ＷＲが人力さ
れ、各回路１０１〜１０５の出力がそれぞれ各回路１０
２〜１０６に供給されるようになっている。
ート信号ＳＴ及びクロック信号ＣＬＫがそれぞれ入力さ
れ、また前記ＡＥＮ／ＤＩＲ生成回路１０１のフリップ
フロップにはＢＵＳＹ信号が入力され、また前記ＡＥＮ
／ＤＩＲ生戊回路１０１の論理ゲートにはリード信号Ｒ
Ｄが入力され、また前記ＲＤＴＭ／ＷＲＴＭ生成回路１
０３の論理ゲート及びＲＤＹ信号生成回路１０４の論理
ゲートにはリード信号ＲＤ及びライト信号ＷＲが人力さ
れ、各回路１０１〜１０５の出力がそれぞれ各回路１０
２〜１０６に供給されるようになっている。
この各タイミング生成部２８１，２８２の動作タイミン
グは第６図に示すタイミングになっている。すなわち調
停部２７においてクロック信号ＣＬＫ（Ｔ ｓ ）の立
上りに同期してスタート信号ＳＴが発生し、続いてビジ
ィ信号ＢＵＳＹが発生し、さらにクロック信号ＣＬＫ（
Ｔ＋）の立上りに同期してスタート信号ＳＴの発生が停
止すると、これに同期してＡＥＮ／ＤＩＲ生戒回路１０
生態回路１０１スゲートをイネーブルするタイミング信
号ＡＥＮが発生しデータゲートの方向を決める信号ＤＩ
Ｒが変化する。続いてクロック信号ＣＩ、Ｋ（Ｔ２）の
立」ニリに同期してＣＳ／ＤＥＮ生成回路１０２からの
チップセレクト信号Ｃ９及びデータゲートをイネーブル
にする信号ＤＥＮが発生する。続いてクロック信号ＣＬ
Ｋ（Ｔ ３ ）の立上りに同期してＲＤＴＭ／ＷＲＴＭ
生成回路１０３からのリードコマンドＲＤＴＭ及びライ
トコマンドＷＲＴＭが発生する。続いてクロック信号Ｃ
ＬＫ（Ｔ４）の立上りに同期してＲＤＹ生成回路１０４
からのレディ信号Ｒｌ）Ｖが発生する。レディ信号１？
ＤＹが発生するとやがてリードコマンドＲＤＴＭ及びラ
イトコマンドＷｌ？ＴＭの発生が停止し、レディ信号Ｒ
ＤＹの発生も停止する。
グは第６図に示すタイミングになっている。すなわち調
停部２７においてクロック信号ＣＬＫ（Ｔ ｓ ）の立
上りに同期してスタート信号ＳＴが発生し、続いてビジ
ィ信号ＢＵＳＹが発生し、さらにクロック信号ＣＬＫ（
Ｔ＋）の立上りに同期してスタート信号ＳＴの発生が停
止すると、これに同期してＡＥＮ／ＤＩＲ生戒回路１０
生態回路１０１スゲートをイネーブルするタイミング信
号ＡＥＮが発生しデータゲートの方向を決める信号ＤＩ
Ｒが変化する。続いてクロック信号ＣＩ、Ｋ（Ｔ２）の
立」ニリに同期してＣＳ／ＤＥＮ生成回路１０２からの
チップセレクト信号Ｃ９及びデータゲートをイネーブル
にする信号ＤＥＮが発生する。続いてクロック信号ＣＬ
Ｋ（Ｔ ３ ）の立上りに同期してＲＤＴＭ／ＷＲＴＭ
生成回路１０３からのリードコマンドＲＤＴＭ及びライ
トコマンドＷＲＴＭが発生する。続いてクロック信号Ｃ
ＬＫ（Ｔ４）の立上りに同期してＲＤＹ生成回路１０４
からのレディ信号Ｒｌ）Ｖが発生する。レディ信号１？
ＤＹが発生するとやがてリードコマンドＲＤＴＭ及びラ
イトコマンドＷｌ？ＴＭの発生が停止し、レディ信号Ｒ
ＤＹの発生も停止する。
続いてクロック信号ＣＬＫ（Ｔ、）の立上りによりリセ
ット回路１０５が動作し、次のクロック信号ＣＬＫ（Ｔ
ｓ）の立上りによって信号ＡＥＮ、ＤＥＮ、Ｃ８の発生
が停止するとともに信号ＤＩＲが変化し、さらにＥＮＤ
信号生戒回路１０６からサイクル終了信号ＥＮＤが発生
し、ビジィ信号ＢＵＳＹの発生が停止する。
ット回路１０５が動作し、次のクロック信号ＣＬＫ（Ｔ
ｓ）の立上りによって信号ＡＥＮ、ＤＥＮ、Ｃ８の発生
が停止するとともに信号ＤＩＲが変化し、さらにＥＮＤ
信号生戒回路１０６からサイクル終了信号ＥＮＤが発生
し、ビジィ信号ＢＵＳＹの発生が停止する。
第７図はプロセッサとのインターフェース仕様を示すタ
イミングチャートである。
イミングチャートである。
このような構成の本実施例においては、例えば一方のプ
ロセッサからライトアクセスがあると、調停部２７はス
タート信号ＳＴＩを発生してタイミング生成部２８１を
制御するとともにビジィ信号ＢＵＳＹＩＷを出力してゲ
ート２５１及び２５２を開放する。タイミング生成部２
８１は信号＾ＥＮＩを発生して第１のポート２１のゲー
ト２１１を開放するとともに信号ＤＥＮＩ及びＤＩＲＩ
を発生してゲート２１２を開放する。
ロセッサからライトアクセスがあると、調停部２７はス
タート信号ＳＴＩを発生してタイミング生成部２８１を
制御するとともにビジィ信号ＢＵＳＹＩＷを出力してゲ
ート２５１及び２５２を開放する。タイミング生成部２
８１は信号＾ＥＮＩを発生して第１のポート２１のゲー
ト２１１を開放するとともに信号ＤＥＮＩ及びＤＩＲＩ
を発生してゲート２１２を開放する。
これにより第１のポート２１からのアドレスバス及びデ
ータバスが第１のメモリ部２３及び第２のメモリ部２４
にそれぞれ接続されるようになる。
ータバスが第１のメモリ部２３及び第２のメモリ部２４
にそれぞれ接続されるようになる。
こうして一方のプロセッサから第１のポート２］を介し
て各メモリ部２３．２４へのライトアクセスが可能とな
り各メモリ部２３．２４に同一データを書き込むことが
できる。
て各メモリ部２３．２４へのライトアクセスが可能とな
り各メモリ部２３．２４に同一データを書き込むことが
できる。
また例えば他方のプロセッサからライトアクセスがある
と、調停部２７はスタート信号ＳＴ２を発生してタイミ
ング生成部２８２を制御するとともにビジィ信号ＢＬＩ
ＳＹ２νを出力してゲート２６１及び２６２を開放する
。タイミング生成部２８２は信号＾ＥＮ２を発生して第
２のポート２２のゲート２２１を開放するとともに信号
ＤＥＮ２及びＤｌｌ？２を発生してゲート２２２を開放
する。
と、調停部２７はスタート信号ＳＴ２を発生してタイミ
ング生成部２８２を制御するとともにビジィ信号ＢＬＩ
ＳＹ２νを出力してゲート２６１及び２６２を開放する
。タイミング生成部２８２は信号＾ＥＮ２を発生して第
２のポート２２のゲート２２１を開放するとともに信号
ＤＥＮ２及びＤｌｌ？２を発生してゲート２２２を開放
する。
これにより第２のポート２２からのアドレスバス及びデ
ータバスが第２のメモリ部２４及び第１のメモリ部２３
にそれぞれ接続されるようになる。
ータバスが第２のメモリ部２４及び第１のメモリ部２３
にそれぞれ接続されるようになる。
こうして他方のプロセッサから第２のポート２２を介し
て各メモリ部２３．２４へのライトアクセスが可能とな
り各メモリ部２３．２４に同一データを書き込むことが
できる。
て各メモリ部２３．２４へのライトアクセスが可能とな
り各メモリ部２３．２４に同一データを書き込むことが
できる。
なお、２つのプロセッサから同時にライトアクセスがあ
った場合は調停部２７はスタート信号ＳＴＩを発生して
タイミング生成部２８１を制御するとともにビジィ信号
ＢＵＳＹＩＶを出力してゲート２５１及び２５２を開放
させ第１のポート２１からのアクセスを優先させる。
った場合は調停部２７はスタート信号ＳＴＩを発生して
タイミング生成部２８１を制御するとともにビジィ信号
ＢＵＳＹＩＶを出力してゲート２５１及び２５２を開放
させ第１のポート２１からのアクセスを優先させる。
また一方のプロセッサからリードアクセスがあると、調
停部２７はスタート信号ＳＴＩを発生してタイミング生
成部２８１を制御し、そのタイミング生成部２８１から
信号ＡＥＮＩを発生して第１のポート２１のゲート２１
１を開放するとともに信号ＤＥＮＩ及びＤＩＲＩを発生
してゲート２１２を開放する。
停部２７はスタート信号ＳＴＩを発生してタイミング生
成部２８１を制御し、そのタイミング生成部２８１から
信号ＡＥＮＩを発生して第１のポート２１のゲート２１
１を開放するとともに信号ＤＥＮＩ及びＤＩＲＩを発生
してゲート２１２を開放する。
このとき調停部２７はゲート２５１，２５２については
開放制御しない。
開放制御しない。
これにより第１のポート２１からのアドレスバス及びデ
ータバスは第１のメモリ部２３のみに接続されるように
なる。こうして一方のプロセッサから第１のポート２１
を介して第１のメモリ部２３へのリードアクセスが可能
となる。
ータバスは第１のメモリ部２３のみに接続されるように
なる。こうして一方のプロセッサから第１のポート２１
を介して第１のメモリ部２３へのリードアクセスが可能
となる。
そしてこの第１のメモリ部２３に対するリードアクセス
中に他方のプロセッサから同時にリードアクセスがある
と、調停部２７はスタート信号ＳＴ２を発生してタイミ
ング生成部２８２を制御し、そのタイミング生成部２８
２から信号Ａ［ＥＮ２を発生して第２のポート２２のゲ
ート２２１を開放するとともに信号ＤＥＮ２及びＤＩＲ
２を発生してゲート２２２を開放する。このとき調停部
２７はゲート２６１，２６２については開放制御しない
。
中に他方のプロセッサから同時にリードアクセスがある
と、調停部２７はスタート信号ＳＴ２を発生してタイミ
ング生成部２８２を制御し、そのタイミング生成部２８
２から信号Ａ［ＥＮ２を発生して第２のポート２２のゲ
ート２２１を開放するとともに信号ＤＥＮ２及びＤＩＲ
２を発生してゲート２２２を開放する。このとき調停部
２７はゲート２６１，２６２については開放制御しない
。
しかして他方のプロセッサは一方のプロセッサが第１の
メモリ部２３をリードアクセス中であっても第２のポー
ト２２を介して第２のメモリ部２４をリードアクセスす
ることができる。すなわち、他方のプロセッサは一方の
プロセッサがリードアクセスを終了するまで待つ必要は
なく直ちにリードアクセスを開始することができシステ
ム効率を向上できる。
メモリ部２３をリードアクセス中であっても第２のポー
ト２２を介して第２のメモリ部２４をリードアクセスす
ることができる。すなわち、他方のプロセッサは一方の
プロセッサがリードアクセスを終了するまで待つ必要は
なく直ちにリードアクセスを開始することができシステ
ム効率を向上できる。
なお、前記丈施例ではマルチポートメモリ装置としてポ
ート数が２つのデュアルポートメモリ装置の場合につい
て述べたが必ずしもこれに限定されるものではなく、ポ
ート数が３個以上のものにも適用できるものである。
ート数が２つのデュアルポートメモリ装置の場合につい
て述べたが必ずしもこれに限定されるものではなく、ポ
ート数が３個以上のものにも適用できるものである。
一般的に第８図に示すようにポート数がｎ個の場合、そ
のポート数に対応してｎ個のメモリ部とタイミング生成
部を設け、またゲートとしてアドレス信号及びデータ信
号を通過させる一方向性のゲートを使用した場合、ライ
ト時に必要なゲート数は２ Ｘ ｍ Ｃ２個となる。な
お、双方向性のゲートを使用した場合は必要なゲート数
は半分のｓｃ２個となる。
のポート数に対応してｎ個のメモリ部とタイミング生成
部を設け、またゲートとしてアドレス信号及びデータ信
号を通過させる一方向性のゲートを使用した場合、ライ
ト時に必要なゲート数は２ Ｘ ｍ Ｃ２個となる。な
お、双方向性のゲートを使用した場合は必要なゲート数
は半分のｓｃ２個となる。
なお、図中矢印は必要なゲートの数を表している。
［発明の効果］
以上詳述したように本発明によれば、リード動作時に複
数のプロセッサから同時にアクセスが行われても各プロ
セッサが独立してリードアクセスができ、従ってアクセ
ス待ちになることがなくシステム効率を向上できるマル
チポートメモリ装置を提供できるものである。
数のプロセッサから同時にアクセスが行われても各プロ
セッサが独立してリードアクセスができ、従ってアクセ
ス待ちになることがなくシステム効率を向上できるマル
チポートメモリ装置を提供できるものである。
第１図乃至第７図は本発明の一実施例を示すもので、第
１図はデュアルポートメモリ装置の構成を示すブロック
図、第２図はポート、ゲート及びタイミング制御部の具
体的構成を示すブロック図、第３図は調停部の具体的構
成を示す回路図、第４図は第２図におけるタイミング生
成部の具体的構成を示す回路図、第５図は調停部の動作
タイミングを示すタイミングチャート、第６図はタイミ
ング生成部の動作タイミングを示すタイミングチャート
、第７図はプロセッサとのインターフェース仕様を示す
タイミングチャート、第８図はポート数がｎ個の場合の
構成を概念的に示す図、第９図及び第１０図はデュアル
ポートメモリ装置を使用した場合のシステム構成例を示
す図、第１１図は従来のデュアルポートメモリ装置の構
成を示すブロック図である。 ２１．２２・・・ポート、 ２３．２４・・・メモリ部、 ２５．２６・・・ゲート、 ２７・・・調停部、 ２８・・・タイミング制御部、 ２８１．２８２・・・タイミング生成部。
１図はデュアルポートメモリ装置の構成を示すブロック
図、第２図はポート、ゲート及びタイミング制御部の具
体的構成を示すブロック図、第３図は調停部の具体的構
成を示す回路図、第４図は第２図におけるタイミング生
成部の具体的構成を示す回路図、第５図は調停部の動作
タイミングを示すタイミングチャート、第６図はタイミ
ング生成部の動作タイミングを示すタイミングチャート
、第７図はプロセッサとのインターフェース仕様を示す
タイミングチャート、第８図はポート数がｎ個の場合の
構成を概念的に示す図、第９図及び第１０図はデュアル
ポートメモリ装置を使用した場合のシステム構成例を示
す図、第１１図は従来のデュアルポートメモリ装置の構
成を示すブロック図である。 ２１．２２・・・ポート、 ２３．２４・・・メモリ部、 ２５．２６・・・ゲート、 ２７・・・調停部、 ２８・・・タイミング制御部、 ２８１．２８２・・・タイミング生成部。
Claims (1)
- 複数のプロセッサからのアドレス信号、データ信号及び
制御信号をそれぞれ通過させる複数のポートと、この各
ポートに対応して設けられた複数のメモリ部と、前記各
ポートを介して行われる前記各プロセッサからの前記各
メモリ部に対するランダムなアクセスを調停する調停部
と、この調停部によるアクセス調停後前記各メモリ部へ
のアクセスタイミングを制御するタイミング制御部とを
設け、前記各プロセッサによるメモリ部へのライトアク
セスに対しては前記各メモリ部に同一データを書き込み
、前記各プロセッサによるメモリ部へのリードアクセス
に対しては前記各プロセッサが対応するメモリ部からそ
れぞれ独立してデータ読出しを行うことを特徴とするマ
ルチポートメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1317862A JPH03181093A (ja) | 1989-12-08 | 1989-12-08 | マルチポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1317862A JPH03181093A (ja) | 1989-12-08 | 1989-12-08 | マルチポートメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181093A true JPH03181093A (ja) | 1991-08-07 |
Family
ID=18092892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1317862A Pending JPH03181093A (ja) | 1989-12-08 | 1989-12-08 | マルチポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009187327A (ja) * | 2008-02-06 | 2009-08-20 | Nec Corp | 情報通信システムの処理要求調停方法及びそのシステム並びにそのための制御プログラム |
-
1989
- 1989-12-08 JP JP1317862A patent/JPH03181093A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009187327A (ja) * | 2008-02-06 | 2009-08-20 | Nec Corp | 情報通信システムの処理要求調停方法及びそのシステム並びにそのための制御プログラム |
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