JP2009187327A - 情報通信システムの処理要求調停方法及びそのシステム並びにそのための制御プログラム - Google Patents
情報通信システムの処理要求調停方法及びそのシステム並びにそのための制御プログラム Download PDFInfo
- Publication number
- JP2009187327A JP2009187327A JP2008027091A JP2008027091A JP2009187327A JP 2009187327 A JP2009187327 A JP 2009187327A JP 2008027091 A JP2008027091 A JP 2008027091A JP 2008027091 A JP2008027091 A JP 2008027091A JP 2009187327 A JP2009187327 A JP 2009187327A
- Authority
- JP
- Japan
- Prior art keywords
- access
- arbitration
- address
- processor
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Bus Control (AREA)
Abstract
【解決手段】プロセッサ11,12からHDD16へのアクセスを第1のアドレス空間又は第2のアドレス空間を介して行い得るように情報処理システム10を構築する。プロセッサ11,12がHDD16へアクセスするとき、そのアクセスが第1のアドレス空間を介して行われたものであるか、第2のアドレス空間を介して行われたものであるかをアクセス判定回路14によって判定する。書込みアクセスを伴う読込みアクセスが、遅れて、第2のアドレス空間を介して行われたものであるとき、遅れて発せられたアクセスを先行して実行されているアクセスが完了するまで待機させる。
【選択図】図1
Description
プロセッサ51が共有バス53を介して記憶デバイス55へアクセスしようとするとき、そのアクセスS60(図6)において調停回路54の調停論理へアクセス中である旨を通知する。その後に、書込みのための読込みアクセスS61を開始し、記憶デバイス55内のプロセッサ51から見たアクセス単位のアドレスA60からの読込みを実施する。そして、書込みアクセスS64を実行して記憶デバイス55内のプロセッサ51から見たアクセス単位のアドレスA60内のアドレスへの書込みを行い、その完了でアクセス要求の解除のアクセスS65を実行して調停回路55の調停論理に記憶デバイス55へのアクセスが完了したことを通知する。
すなわち、上述のアクセスS65によるアクセス要求の解除、すなわち、書込み完了の通知があると、アクセス待機中にあるプロセッサ52は、アクセスS64で書き込んだデータをアクセスS66で読み込む。
そして、プロセッサ52は、読み込んだアドレスA60のデータを元にそのアドレスA60内のアドレスA62のデータを変更したデータを記憶デバイス55のアクセス単位であるアドレスA60に書き込む。
特許文献1では、アクセス中のアドレスを確認して競合が生じていないアドレスにはアクセスを許容するので、システムの性能の向上に貢献してはいるが、アクセスしたいアドレスに競合が発生しているときは、上記公知例等と同様、システムの性能低下は避けられないという欠点を有する。
この実施形態の情報処理システム10は、複数のプロセッサによる記憶手段へ書込みアクセスを伴なわない読込みアクセスに対してアクセス制限を解除するシステムに係り、図1に示すように、プロセッサ11,12、共有バス13、アクセス判定回路14、HDDへのコマンド発行デバイス15及びHDD16を有して概略構成されている。
すなわち、プロセッサ11及びプロセッサ12からHDD16へのアクセス要求があったとき、より早くアクセス要求があったプロセッサの処理を先行させるが、一方のプロセッサから所定の条件関係(アドレス空間MA−2を介してアクセスされていること(詳細は後述する))にある読込みアクセス(書込みアクセスを伴う読込みアクセス)が実行されていたならば、他方のプロセッサから書込みアクセスを伴う読込みアクセスが実行されんとしたとしても上記一方のプロセッサの書込みアクセスに対する処理が完了するまで上記他方のプロセッサのアクセス要求に対する処理を待機させる。
しかし、他方のプロセッサからの読込みアクセスが所定のアクセス条件(図2に示す通常のアドレス空間(アドレス空間MA−1(図2))を介するアクセスであること(詳細は後述する))を満たす場合には、上記一方のプロセッサの書込みアクセスに対する処理の完了を待たずに、上記他方のプロセッサの読込みアクセスに対する処理を実行する。
また、A24及びA25は、HDD16上でデータの位置を表すアドレス空間内のアドレスである。そして、記憶領域MA−3は、アドレスA24からアドレスA25までのアドレス空間である。
情報処理システム10において、そのプロセッサ11からHDD16に対するアクセスがHDD16(図1)のアドレスA30に対して開始される一方、このプロセッサ11によるアクセスに遅れて、プロセッサ12からもHDD16に対するアクセスがHDD16のアドレスA30に対して行われるものとする。
両プロセッサ11,12からアクセスされるアドレスA30は、HDD16上のアドレスを表しており、図2に示すHDD16上のアドレス空間MA−3の中に定義されるアドレスである。したがって、アドレスA30は、HDD16のアクセス単位である512バイト毎のアドレスを示している一方、アドレスA31,A32は、アクセス単位であるアドレスA30内の処理対象のデータのアドレスの各各である。
そして、プロセッサ11が書込みアクセスS34を実行する前に、プロセッサ12が通常の読込みアクセスS31(書込みアクセスを伴わない読込みアクセス)を実行して読込みが実施されたとする。この読込みアクセスS31は、書込みを伴わないアクセスであるから、図2に示すアクセス空間MA−1を介してのアクセスとなっている。
したがって、アクセス判定回路14は、アクセス空間MA−1を介しての読込み要求に対しては制限をしないので、プロセッサ12からの読込みアクセスS31は制限されずに完了する。
この通知を受け取ったプロセッサ12は、アクセスS35によりHDD16のアドレスA30のデータを受け取る。アクセス判定回路14は、プロセッサ12がアクセス中であることをその内部状態B32として記憶する。このときには、プロセッサ11による書込みアクセスS34は完了しているので、プロセッサ11が書込みを意図したデータは、アドレスA30からのHDD16のアクセス単位となる512バイト内のアドレスに反映されている。
したがって、プロセッサ12の書込みアクセスS36による書込みは、プロセッサ11の書込みアクセスS34による書込みを無効にすることなく完了させることができる。なお、書込みアクセスS36による書込みは、アドレスA30内のアドレスA32のデータを変更したアクセス単位のデータをアドレスA30から実施する。
この実施形態の構成が、実施形態1のそれと大きく異なる点は、書込みアクセスを伴う読込みアクセスが競合する場合のアクセス制限に、先行してアクセスが開始されているアクセスアドレスを用いるようにした点である。
すなわち、この実施形態の情報処理システム10Aは、図4に示すように、アドレス空間MA−2を介してHDD16にアクセスがあった場合にアクセスしたアドレスを保存するアドレス管理テーブル41を設けたこと及びアクセス判定回路14Aはアドレス管理テーブル41を参照してHDD16へのアクセスに制限があるか否かを判定することにこの実施形態の特徴部分がある。
この構成以外のこの実施形態の構成は、実施形態1と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
情報処理システム10Aにおいて、そのプロセッサ11からHDD16に対するアクセスがHDD16のアドレスA30(図3)に対して開始される一方、このプロセッサ11によるアクセスに遅れて、プロセッサ12からもHDD16に対するアクセスがHDD16のアドレスA30に対して行われるものとする。
読込みアクセスS31は、図2のアドレス空間MA−1を介してHDD16のアドレスA30に対して行われるのに対して、読込みアクセスS32も、また、書込みアクセスS36も、プロセッサ11からの上記アクセスと同様に、図2のアドレス空間MA−2を介して行われることも、同様である。いずれのアクセスにおいても、HDD16のアドレスA30に対して行われるとする。
両プロセッサ11,12からアクセスされるアクセスA30は、HDD16上のアドレスを表しており、図2に示すHDD16上のアドレス空間MA−3の中に定義されるアドレスである。したがって、アドレスA30は、HDD16のアクセス単位である512バイト毎のアドレスを示している。
そして、プロセッサ11が書込みアクセスS34を実行する前に、プロセッサ12が読込みアクセスS31を実行して読込みが実施されたとする。この読込みアクセスS31は、書込みアクセスを伴わないアクセスであるから、図2に示すアクセス空間MA−1を介してのアクセスとなっている。
このとき、既に、プロセッサ11によってアドレスA30へのアクセスが行われてそのアドレスA30がアドレス管理テーブル41に保存されているので、アドレス判定回路41は、アクセス空間MA−2を介しての読込みアクセスS32に対してはアドレスA30へのアクセスが既に行われていると判定してその読込みアクセスS32に対してはアドレスA30へのアクセスを制限する。
したがって、プロセッサ12による読込みアクセスS32は、アクセス判定回路14Aによってプロセッサ11によるアクセスS34が完了するまで制限される、すなわち、調停待ちの状態となる(図3のS33)。
この通知を受け取ったプロセッサ12は、アクセスS35によりHDD16のアドレスA30のデータを受け取る。アクセス判定回路14Aは、プロセッサ12がアクセス中であることをその内部状態B32として記憶する。このときには、プロセッサ11による書込みアクセスS34は完了しているので、プロセッサ11が書込みを意図したデータは、アドレスA30からのHDD16のアクセス単位となる512バイト内のアドレスに反映されている。
したがって、プロセッサ12の書込みアクセスS36による書込みは、プロセッサ11の書込みS34による書込みを無効にすることなく完了させることができる。なお、書込みアクセスS36による書込みは、アドレスA30内のアドレスA32のデータを変更したアクセス単位のデータをアドレスA30から実施する。
例えば、上記実施形態においては2つのプロセッサからHDDへアクセスするときの競合を回避するのに、アクセス種別に応じたアドレス空間を介してアクセスを行う仕組みを設ける構成を説明したが、HDD等の記憶手段へのアクセスが発生したとき、そのアクセスがいずれのアクセス種別に属するかを判別する仕組みを設け、アクセスが記憶手段に行われるとき、判別結果に基づいて記憶手段へのアクセスを制限するようにしてもよい。
また、上述した実施形態は、記憶手段へのアクセスについての例を示したが、その他の処理手段への処理要求が競合する場合にも、この発明を実施し得る。
11 プロセッサ(第1のノード)
12 プロセッサ(第1のノード)
13 共有バス(競合調停手段の一部)
14、14A アクセス判定回路(競合調停手段の一部)
15 HDDへのコマンド発行デバイス(競合調停手段の一部)
16 HDD(第2のノード、記憶手段)
17 バス(競合調停手段の残部)
Claims (12)
- 複数の第1のノードから第2のノードへの複数種の処理要求が競合して発生したとき、複数種の処理要求を競合調停手段で調停する情報通信システムの処理要求調停方法であって、
前記処理要求の種別を判定して前記処理要求を許否する調停論理を前記競合調停手段に設定し、
競合した前記処理要求が発生したとき、該処理要求間の調停を前記調停論理に基づいて行うことを特徴とする情報通信システムの処理要求調停方法。 - 複数のプロセッサと、記憶手段と、複数の前記プロセッサと前記記憶手段とを接続するアクセス調停手段を有する情報処理システムのアクセス調停方法であって、
前記アクセスの種別を判定して前記アクセスを許否する調停論理を前記アクセス調停手段に設定し、
競合した前記アクセス要求が発生したとき、該アクセス要求間の調停を前記調停論理に基づいて行うことを特徴とする情報処理システムのアクセス調停方法。 - 前記調停論理は、前記アクセスの種別毎に異なるアドレス空間を設定して構成されることを特徴とする請求項2記載の情報処理システムのアクセス調停方法。
- 前記調停論理は、前記アドレス空間のうちのいずれの前記アドレス空間を介して前記アクセスが行われたか否かに基づいて前記アクセスの許否を行うことを特徴とする請求項3記載の情報処理システムのアクセス調停方法。
- 前記調停論理は、いずれかの前記アドレス空間を介してアクセスされた前記記憶手段のアドレスに基づいて前記アクセスの許否を行うことを特徴とする請求項3記載の情報処理システムのアクセス調停方法。
- 複数の第1のノードと、第2のノードと、複数の前記第1のノードから第2のノードへの競合した複数種の処理要求を調停する競合調停手段を有する情報通信システムであって、
前記処理要求の種別を判定して前記処理要求を許否する調停論理が設けられる前記競合調停手段を備え、
競合した前記処理要求が発生したとき、該処理要求間の調停を前記競合調停手段の前記調停論理に基づいて行うことを特徴とする情報通信システム。 - 複数のプロセッサと、記憶手段と、複数の前記プロセッサと前記記憶手段とを接続するアクセス調停手段を有する情報処理システムであって、
前記アクセスの種別を判定して前記アクセスを許否する調停論理が設けられる前記アクセス調停手段を備え、
競合した前記アクセス要求が発生したとき、該アクセス要求間の調停を前記競合調停手段の前記調停論理に基づいて行うことを特徴とする情報処理システム。 - 前記競合調停手段の前記調停論理は、前記アクセスの種別毎に異なるアドレス空間を設定して構成されることを特徴とする請求項7記載の情報処理システム。
- 前記調停論理は、前記アドレス空間のうちのいずれの前記アドレス空間を介して前記アクセスが行われたか否かに基づいて前記アクセスの許否を行うことを特徴とする請求項8記載の情報処理システム。
- 前記調停論理は、いずれかの前記アドレス空間を介してアクセスされた前記記憶手段のアドレスに基づいて前記アクセスの許否を行うことを特徴とする請求項8記載の情報処理システム。
- コンピータに請求項1乃至請求項5記載の情報通信システムの処理要求調停方法又は情報処理システムのアクセス調停方法を実行させることを特徴とする制御プログラム。
- コンピータに請求項6乃至請求項10記載の情報通信システム又は情報処理システムの制御を行わせることを特徴とする制御プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008027091A JP4983632B2 (ja) | 2008-02-06 | 2008-02-06 | 情報通信システム、そのアクセス調停方法及びその制御プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008027091A JP4983632B2 (ja) | 2008-02-06 | 2008-02-06 | 情報通信システム、そのアクセス調停方法及びその制御プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009187327A true JP2009187327A (ja) | 2009-08-20 |
JP4983632B2 JP4983632B2 (ja) | 2012-07-25 |
Family
ID=41070493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008027091A Expired - Fee Related JP4983632B2 (ja) | 2008-02-06 | 2008-02-06 | 情報通信システム、そのアクセス調停方法及びその制御プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4983632B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9507633B2 (en) | 2011-06-28 | 2016-11-29 | Fujitsu Limited | Scheduling method and system |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6929074B2 (ja) * | 2017-01-31 | 2021-09-01 | キヤノン株式会社 | 情報処理装置とその制御方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0281255A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | マルチプロセッサコンピュータ複合装置 |
JPH02239317A (ja) * | 1989-03-14 | 1990-09-21 | Hitachi Ltd | 磁気ディスク制御方式 |
JPH03181093A (ja) * | 1989-12-08 | 1991-08-07 | Toshiba Corp | マルチポートメモリ装置 |
JPH0486943A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | 共有メモリの排他制御方式 |
JPH05233422A (ja) * | 1992-02-19 | 1993-09-10 | Hitachi Ltd | メモリ参照要求処理方式 |
JP2005316621A (ja) * | 2004-04-28 | 2005-11-10 | Kyocera Mita Corp | バス調停装置および画像処理装置 |
-
2008
- 2008-02-06 JP JP2008027091A patent/JP4983632B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0281255A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | マルチプロセッサコンピュータ複合装置 |
JPH02239317A (ja) * | 1989-03-14 | 1990-09-21 | Hitachi Ltd | 磁気ディスク制御方式 |
JPH03181093A (ja) * | 1989-12-08 | 1991-08-07 | Toshiba Corp | マルチポートメモリ装置 |
JPH0486943A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | 共有メモリの排他制御方式 |
JPH05233422A (ja) * | 1992-02-19 | 1993-09-10 | Hitachi Ltd | メモリ参照要求処理方式 |
JP2005316621A (ja) * | 2004-04-28 | 2005-11-10 | Kyocera Mita Corp | バス調停装置および画像処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9507633B2 (en) | 2011-06-28 | 2016-11-29 | Fujitsu Limited | Scheduling method and system |
Also Published As
Publication number | Publication date |
---|---|
JP4983632B2 (ja) | 2012-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ES2689125T3 (es) | Gestor físico de barrera de sincronización entre procesos múltiples | |
JP4474570B2 (ja) | キャッシュコヒーレンシ制御方法 | |
JP5137171B2 (ja) | データ処理装置 | |
JP2002182976A (ja) | マルチプロセッサ・システムにおけるメモリ・アクセスの動的直列化 | |
JP2012038293A (ja) | マシンビジョン用マルチプロセッサシステムオンチップ | |
JP4874165B2 (ja) | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス権設定方法 | |
JP5499987B2 (ja) | 共有キャッシュメモリ装置 | |
US8458411B2 (en) | Distributed shared memory multiprocessor and data processing method | |
US20130019032A1 (en) | Apparatus and method for generating interrupt signal that supports multi-processor | |
JP2008293487A (ja) | プロセッサシステム、バス制御方法および半導体装置 | |
JP4983632B2 (ja) | 情報通信システム、そのアクセス調停方法及びその制御プログラム | |
CN115114042A (zh) | 存储数据访问方法、装置、电子设备和存储介质 | |
KR101110550B1 (ko) | 프로세서 장치, 멀티 프로세서 시스템 및 멀티 프로세서 시스템의 공유메모리 접근 방법 | |
US6986013B2 (en) | Imprecise cache line protection mechanism during a memory clone operation | |
JP2011221931A (ja) | データプロセッサ | |
JPWO2006001051A1 (ja) | マルチプロセッサ装置及びその制御方法 | |
JP2018128756A (ja) | 情報処理装置 | |
JP6365718B1 (ja) | コンピュータシステム、及びメモリコピー方法 | |
KR20070080307A (ko) | Cpu의 성능 향상을 위한 버스 구조를 갖는 시스템과성능 향상방법 | |
JP4818820B2 (ja) | バスシステムおよびバススレーブならびにバス制御方法 | |
JP2014241124A (ja) | 排他制御システム | |
CN111930214B (zh) | 一种fpga加速卡复位的方法、装置及fpga加速卡 | |
US9009412B2 (en) | Information processing apparatus and control method of information processing apparatus | |
KR102364382B1 (ko) | 듀얼 포트 메모리 및 그 제어 방법 | |
JP3868316B2 (ja) | マルチプロセッサ及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111011 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120327 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120409 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |