JPH05233422A - メモリ参照要求処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムにおいて、記憶制
御装置内の、各命令プロセッサからのメモリ参照要求を
格納するリクエスト・キューにおけるメモリ読み出し要
求の待ち時間を低減する。 【構成】 記憶制御装置（ＳＣ）３には、命令プロセッ
サＩＰ０、ＩＰ１のそれぞれからの該ＳＣへのメモリ参
照要求を到着順に格納するリクエスト・キューがある。
ＳＣ３は、ＩＰ０およびＩＰ１のそれぞれについて、原
則、リクエスト・キュー内のメモリ読み出し要求を優先
的に選択して処理し、該メモリ読み出し要求と同一領域
に書き込みを行うメモリ書き込み要求がキュー内に存在
する場合のみ、メモリ書き込み要求を先に選択して処理
する。なお、ＩＰ０とＩＰ１の間の処理対象のメモリ参
照要求が競合する場合には、あらかじめ定めた優先順位
に従っていずれか一方のメモリ参照要求を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明が解決しようとする課題】本発明は、マルチプロ
セッサ・システムの情報処理システムに係り、特に、そ
の記憶制御装置での複数の命令プロセッサからのメモリ
参照要求を処理する方式に関する。

【０００２】

【従来の技術】情報処理システムでは、命令プロセッサ
の処理を高速化するために、命令プロセッサ（以下、Ｉ
Ｐという）内に主記憶装置（以下、ＭＳという）の一部
の写しを保持するバッファ記憶装置を設けることが広く
行われている。バッファ記憶装置（以下、ＢＳという）
に対するメモリ参照要求は、メモリ読み出し要求とメモ
リ書き込み要求の２種類に大別されるが、これら２種類
の要求が競合した場合には、メモリ読み出し要求を優先
するのが一般的である。なぜなら、メモリ読み出し要求
はその処理が終了して読み出しデータが演算器に到着し
ないと次の処理を行うことができないが、メモリ書き込
み処理はそれが終了しなくても次の処理を続行すること
が可能であるからである。

【０００３】これと同様のことが、ＭＳの制御を行なう
記憶制御装置（以下、ＳＣという）に対するＩＰからの
メモリ参照要求に関しても行われる。すなわち、ＩＰに
おいてＳＣに対するメモリ読み出し要求とメモリ書き込
み要求が競合した場合は、メモリ読み出し要求を優先し
てＳＣに送出し、その後にメモリ書き込み要求を送出す
るのが一般的である。従来、このＩＰからＳＣに送出さ
れたメモリ参照要求は、一旦、ＳＣ内のリクエスト・キ
ューに格納され、ＳＣでは要求の到着順序と同じ順序で
処理されていた。

【０００４】

【発明が解決しようとする課題】情報処理システムの高
速化のための重要な課題としてシステムクロック周期
（マシンサイクル）の短縮およびマルチプロセッサ化が
ある。

【０００５】第一の課題であるマシンサイクルの短縮に
ついては、半導体技術の進歩による信号の伝搬遅延の短
縮によるところが大きいが、これに比べ、半導体装置を
登載する基板間を接続するケーブル等の伝搬遅延の改善
は小さい。したがって、半導体の信号伝搬遅延が小さく
なり、マシンサイクルが短くなるに連れ、ＩＰとＳＣの
間の信号転送に必要なマシンサイクル数は大きくなる傾
向にある。ＳＣ内に存在するリクエスト・キューの重要
な役割の１つは、ＩＰからのメモリ参照要求をバッファ
リングして、ＩＰとＳＣ間の信号転送時間を吸収し、Ｉ
ＰからＳＣへのメモリ参照要求を連続して発行可能とす
ることであり、ＩＰとＳＣ間の信号転送に必要なマシン
サイクル数が増加すると、このキューの段数も増加させ
る必要がある。

【０００６】また、第二の課題であるマルチプロセッサ
化によりＳＣに接続されるＩＰの数が増加すると、ＳＣ
の利用率が高くなり、上記ＳＣのリクエスト・キューで
のメモリ参照要求の待ち時間が増加する。さらに、この
待ち時間はリクエスト・キューの段数の増加に伴い増加
する傾向にある。

【０００７】以上をまとめると、マシンサイクルの短縮
によるＳＣのリクエスト・キュー段数の増加と、マルチ
プロセッサによるＳＣの利用率の増加は、ともにＳＣの
リクエスト・キューでのメモリ参照要求の待ち時間の増
加を引き起こす。マルチプロセッサにおいて高速な処理
を行うためには、この待ち時間を短縮することが最も重
要な課題である。

【０００８】この課題に対して、例えば特開平６４−３
７５５号公報には、ＳＣの利用率を低減して待ち時間を
低減するアプローチが示されている。ここに示されてい
る技術は、ＭＳ及びＩＰ内の第１のキャッシュであるＢ
Ｓの他に、ＳＣ内に第２のキャッシュであるワーク記憶
（ＷＳ）を有する３階層記憶方式において、同一ライン
（ラインはＷＳへの登録単位）に対するメモリ参照要求
が連続する場合に、ＷＳのアドレス・アレイであるＷＡ
Ａの検索を最初の参照要求だけについて行い、後続のメ
モリ参照要求についてはＷＡＡの検索を行わず、最初の
参照要求時のＷＡＡ検索結果を用いることにより、ＷＡ
Ａの利用率を低減し、ＳＣの利用率を低減するというも
のである。これは、ＳＣの利用率を低減することにより
リクエスト・キューでの待ち時間の低減を図るものであ
るが、前述のＳＣのリクエスト・キューの段数の増加に
よる待ち時間の増加に関しては効果を持たない。

【０００９】本発明の目的は、複数のＩＰと該複数のＩ
Ｐからのメモリ参照要求を処理するＳＣを具備する情報
処理システムにおいて、ＳＣのリクエスト・キューの段
数の増加による待ち時間の増加を、特にメモリ読み出し
要求に関して低減したメモリ参照要求処理方式を提供す
ることにある。

【００１０】

【課題を解決するための手段】上記目的を達するため
に、本発明は、複数のＩＰと該複数のＩＰからのメモリ
参照要求を処理するＳＣを具備するマルチプロセッサシ
ステムにおいて、ＳＣ内のリクエスト・キューに格納さ
れたメモリ参照要求について、原則、メモリ読み出し要
求をメモリ書き込み要求より優先して処理し、ＳＣへの
メモリ参照要求の到着順序と実際の処理順序とを異なら
しめたことを特徴とする。

【００１１】また、本発明は、前記メモリ読み出し要求
を優先して処理する際、該メモリ読み出し要求と同一領
域に書き込みを行うメモリ書き込み要求がキュー内に存
在するかどうか調べ、存在すればキュー内のメモリ書き
込み要求を先に処理することを特徴とする。

【００１２】さらに、本発明は、複数の命令プロセッサ
の処理対象のメモリ参照要求が競合した場合、あらかじ
め定めた優先順位に従って各ＩＰのメモリ参照要求を処
理することを特徴とする。

【００１３】

【作用】本発明では、ＳＣ内のリクエスト・キューに格
納されたメモリ参照要求のうち、メモリ読み出し要求を
メモリ書き込み要求より優先的に処理することにより、
メモリ読み出し要求のリクエスト・キューにおける待ち
時間を短縮することができる。これにより、ＩＰからの
メモリ参照要求のＳＣにおける処理時間が短縮され、高
速な処理を行うことができる。他方、メモリ書き込み要
求のリクエスト・キューでの待ち時間は増加するが、既
に述べたようにメモリ書き込み処理が終了しなくてもＩ
Ｐでは次の命令の処理が可能であり、この待ち時間増加
による性能の低下は小さい。また、メモリ読み出し要求
と同一領域に書き込みを行うメモリ書き込み要求がキュ
ー内に存在する場合、メモリ書き込み要求を先に処理す
ることにより、メモリ書き込みとメモリ読み出しの順序
性が保証される。

【００１４】

【実施例】以下、本発明の一実施例について図面により
説明する。

【００１５】図２は本発明が対象としているマルチプロ
セッサシステムの一例の概略ブロック図である。本シス
テムは、命令プロセッサ０（ＩＰ０）１と命令プロセッ
サ１（ＩＰ１）２、これらＩＰ０，ＩＰ１からのメモリ
参照要求を処理する記憶制御装置（ＳＣ）３、及び該Ｓ
Ｃ３からアクセスされる主記憶装置（ＭＳ）４からな
る。また、本実施例では、ＩＰ０，ＩＰ１内の第１のキ
ャッシュであるバッファ記憶装置（ＢＳ）１１、２１に
加え、ＳＣ３内にも第２のキャッシであるワーク記憶装
置（ＷＳ）３１を有しており、ＭＳ４とともに３階層記
憶方式を採っている。

【００１６】図１は、本発明の一実施例のＳＣ３の詳細
を示す図である。ＳＣ３は、ＭＳ４のデータをライン単
位で記憶するＷＳ３１および該ＷＳ３１に記憶されてい
るデータのＭＳアドレスを登録しているアドレス・アレ
イ（ＷＡＡ）４８を有する。ここでは、ＷＳ３１の各カ
ラムは４ローからなり、ＷＡＡ４８の各カラムも４ロー
からなるとしている。

【００１７】ＩＰ０、ＩＰ１からのメモリ参照要求のア
ドレスは、それぞれ信号線７１、７２を介して、該ＳＣ
３に受け付けられる。ＩＰ０からのメモリ読み出し要求
のアドレスはＩＰ０のメモリ読み出し要求キュー３２に
格納され、メモリ書き込み要求のアドレスはＩＰ０のメ
モリ書き込み要求キュー３３に格納される。同様に、Ｉ
Ｐ１からのメモリ読み出し要求およびメモリ書き込み要
求のアドレスは、それぞれＩＰ１のメモリ読み出し要求
キュー３６、ＩＰ１のメモリ書き込み要求キュー３７に
格納される。メモリ書き込み要求に関しては、アドレス
の他に書き込みデータがＩＰ０，ＩＰ１から送出される
が、該ＩＰ０およびＩＰ１からの書き込みデータは信号
線７３、７４を介してそれぞれＩＰ０の書き込みデータ
キュー４０、ＩＰ１の書き込みデータキュー４１に格納
される。図１では、メモリ読み出し要求キュー３２およ
び３３は２段のキュー構成であり、メモリ書き込み要求
キュー３３、３４および書き込みデータキュー４０、４
１は４段のキュー構成となっている。

【００１８】以下、ＩＰ０からのメモリ参照要求を例に
とり、その処理を説明する。コンペア回路３４は、メモ
リ読み出し要求キュー３２の先頭に格納されているアド
レスと、メモリ書き込み要求キュー３３に格納されてい
る全てのアドレスを比較し、一致するものが１つでもあ
れば値”１”を出力する回路である。当然のことなが
ら、メモリ書き込み要求キュー３３のうち、実際に書き
込み要求が格納されていないものについては比較の対象
からはずされる。また、メモリ読み出し要求キュー３２
にメモリ読み出し要求が１つも格納されていないときに
も、コンペア回路３４の出力は”１”となる。セレクタ
３５は、メモリ読み出し要求キュー３２とメモリ書き込
み要求キュー３３のいずれかを選択するセレクタであ
り、コンペア回路３４の出力が値”０”のときはメモリ
読み出し要求キュー３２を、値”１”のときはメモリ書
き込み要求キュー３３を選択する。

【００１９】以上の制御により、セレクタ３５の出力に
は、メモリ読み出し要求キュー３２に要求が存在し、か
つ、このキューの先頭に格納されている読み出しアドレ
スが、メモリ書き込み要求キュー３３に格納されている
どの書き込みアドレスとも等しくないときに、メモリ読
み出し要求キュー３２の内容が出力され、それ以外の場
合にはメモリ書き込み要求キュー３３の内容が出力され
る。

【００２０】ここで、読み出しと書き込みのアドレスの
比較を行っているのは、同一領域に対するメモリ書き込
みとメモリ読み出しの順序を保証するためである。すな
わち、単にメモリ読み出しを優先的に処理すると、メモ
リ読み出しが同一領域に対する先行のメモリ書き込みよ
り先に処理され、書き込んだ結果が読み出したデータに
反映されない可能性があるからである。なお、この場
合、メモリ読み出し要求がメモリ読み出し要求キュー３
２に留まっている間に、そのメモリ読み出し要求と同一
領域に対するメモリ書き込み要求がＩＰ０から送出され
た場合も、書き込み要求、読み出し要求の順に処理され
ることにより、本来読み出しデータには反映されるべき
でない後続のメモリ書き込み要求によるデータが読み出
しデータに反映されることがあり得る。この問題に対し
ては、ＩＰ０が読み出し要求をＳＣ３に送出した際に
は、読み出し処理が完了して読み出しデータがＳＣ３か
ら該ＩＰ０に送出されるまでの期間、後続のメモリ書き
込み要求をＳＣ３に送出しないように制御することによ
り解決することができる。

【００２１】ＩＰ１からのメモリ参照要求に関しても、
上記ＩＰ０からのメモリ参照要求と同様の制御が行わ
れ、選択されたメモリ参照要求のアドレスがセレクタ３
９から出力される。セレクタ４２はセレクタ３５および
セレクタ３９のいずれかの出力、即ち、ＩＰ０およびＩ
Ｐ１のいずれかのメモリ参照要求のアドレスを選択する
セレクタであり、また、セレクタ４３はセレクタ４２で
選択されるアドレスに対するメモリ参照要求がメモリ書
き込み要求の場合に、ＩＰ０の書き込みデータキュー４
０およびＩＰ１の書き込みデータキュー４１のいずれか
を選択するセレクタであり、該セレクタ４２およびセレ
クタ４３はプライオリティ制御部４４の出力である信号
線７５の値にしたがって、プライオリティを得たＩＰ０
あるいはＩＰ１のメモリ参照要求のアドレスおよび書き
込みデータをそれぞれ出力する。

【００２２】セレクタ４２から出力されたメモリ参照ア
ドレスは、レジスタ４５に格納されるとともに、セレク
タ４６を介してＷＡＡ４８のアドレスレジスタ４７に転
送され、ＷＡＡ４８の検索に用いられる。ＷＡＡ４８に
はＷＳ３１に格納されているデータのライン単位のＭＳ
アドレスが登録されている。ここで、ラインとはＷＳ３
１に格納されるデータ量の単位であり、例えば２５６バ
イトである。ＷＡＡアドレスレジスタ４７のメモリ参照
アドレスの下位部分によって読み出されたＷＡＡ４８の
該当カラムの４ローの内容は、コンペア回路４９により
アドレスレジスタ４７のメモリ参照アドレスの上位部分
と比較される。この比較の結果、一致するものがあった
場合、すなわち所望のデータがＷＳ３１に登録されてい
る場合には、コンペア回路４９の一致出力をエンコーダ
５１でエンコードすることにより、所望のデータが格納
されているロー番号を得ることができる。このロー番号
とセレクタ４６から出力されたアドレスとからＷＳ３１
のアドレスが得られ、ＷＳアドレスレジスタ５２に転送
される。ここで、メモリ参照要求がメモリ読み出し要求
であれば、ＷＳアドレスレジスタ５２に格納されたアド
レスで読み出されたＷＳ３１の内容がセレクタ５４を介
して読み出しデータレジスタ５５に格納され、信号線７
７あるいは７８によってメモリ読み出し要求元のＩＰ０
あるいはＩＰ１に転送される。メモリ参照要求がメモリ
書き込み要求であれば、セレクタ４３によって選択され
た書き込みデータがセレクタ５０を介してＷＳ書き込み
データレジスタ５３に格納され、このデータがＷＳアド
レスレジスタ５２で示されるＷＳ３１の領域に書き込ま
れる。

【００２３】次に、ＷＡＡ４８を索引した結果、所望の
データがＷＳ３１に登録されていなかった場合の処理を
説明する。この場合、ライン転送（ＬＴ）と呼ばれる処
理が起動され、ＭＳ４から所望のデータが格納されてい
るラインの内容が読み出され、ＷＳ３１に格納される。
即ち、コンペア回路４９で一致が検出されない場合、レ
ジスタ４５のメモリ参照アドレス（ＬＴアドレス）がセ
レクタ４６を介してＭＳアドレスレジスタ５６に格納さ
れる。ＭＳアドレスレジスタ５６に格納されたアドレス
は信号線７６によってＭＳ４に転送され、ＭＳ４から読
み出されたデータは信号線７９によってＳＣ３に転送さ
れる。このデータはセレクタ５０を介してＷＳ書き込み
レジスタ５３に格納され、レジスタ４５からセレクタ４
６を介してＷＳアドレスレジスタ５２に転送されたＬＴ
アドレスで示されるＷＳ３１の領域に格納される。さら
に、レジスタ４５の内容はセレクタ４６を介してＷＡＡ
アドレスレジスタ４７にも転送され、その上位部分がＷ
ＡＡ４８に登録される。このＬＴを起動したメモリ参照
要求がメモリ読み出し要求であった場合には、ＭＳ４か
ら転送されたＭＳデータはセレクタ５４を介してＷＳ読
み出しレジスタ５５にも転送され、ＩＰ０あるいはＩＰ
１に転送される。メモリ書き込み要求であった場合に
は、ＷＳ３１へのＭＳデータ書き込み終了後、セレクタ
４３から出力される書き込みデータがセレクタ５０を介
してＷＳ書き込みレジスタ５３に格納され、ＷＳ３１に
書き込まれる。

【００２４】以上がＬＴ処理の概略であるが、あるＩＰ
のメモリ参照要求がＬＴを起動した場合、該ＩＰの後続
のメモリ参照要求は、ＬＴ処理が終了するまで処理を待
たされる。これは、メモリ参照順序を保証するためのも
のであり、この制御はプライオリティ制御部４４によっ
て行われる。

【００２５】なお、実際のＬＴ動作時には、図１に示し
た構成の他に、ＬＴ時にＷＳ３１から追い出すローを決
定する手段および、追い出すラインがＷＳ３１に登録さ
れた後に更新されている場合には、このラインの内容を
ＭＳ４に書き戻す手段等が必要であるが、ＬＴ動作それ
自体は周知であり、本発明を説明する上でも特に重要で
はないため省略してある。

【００２６】また、本実施例では、命令プロセッサの数
を２個としたが、これを３個以上に拡張することは容易
である。さらに、本実施例ではＳＣ３にもキャッシュで
あるＷＳを含む３階層記憶の構成としたが、本発明はＳ
Ｃ３内にキャッシュを持たない２階層記憶の方式でも実
施することができる。

【００２７】

【発明の効果】本発明によれば、複数のＩＰからのメモ
リ参照要求を処理するＳＣ側で、該ＳＣ内のリクエスト
・キューに格納されたメモリ参照要求のうち、メモリ読
み出し要求をメモリ書き込み要求より優先的に処理する
ことにより、メモリ読み出し要求のリクエスト・キュー
における待ち時間を短縮することができる。これによ
り、ＩＰからのメモリ参照要求のＳＣにおける処理時間
が短縮され、高速な処理を行うことができる。また、こ
の場合、メモリ読み出し要求と同一領域に書き込みを行
うメモリ書き込み要求がキューに存在する場合はメモリ
書き込み要求を先に処理することにより、メモリ書き込
みとメモリ読み出しの順序性も保証される。

【００２８】特に、本発明は多段層記憶構成で、メモリ
読み出し要求の直前に、ＷＳに登録されていない（ＬＴ
を起動する）メモリ書き込み要求が存在するような場合
に、このメモリ書き込み処理に先立ってメモリ読み出し
要求の処理を行う効果は大きい。さらに、ＳＣに接続さ
れるＩＰ台数が増加するにしたがい、ＳＣのリクエスト
・キューに滞留するメモリ参照要求の数は増える傾向に
あり、この場合も本発明の効果は大きくなる。

【図面の簡単な説明】

【図１】本発明の一実施例における記憶制御装置（Ｓ
Ｃ）の詳細図である。

【図２】本発明が対象とする情報処理システムの一例の
概略ブロック図である。

【符号の説明】

１ 命令プロセッサ０（ＩＰ０） ２ 命令プロセッサ１（ＩＰ１） ３ 記憶制御装置（ＳＣ） ４ 主記憶装置（ＭＳ） １１ バッファ記憶装置（ＢＳ） ２１ バッファ記憶装置（ＢＳ） ３１ ワーク記憶装置（ＷＳ） ３２ ＩＰ０のメモリ読み出し要求キュー ３３ ＩＰ０のメモリ書き込み要求キュー ３４ コンペア回路 ３５ セレクタ ３６ ＩＰ１のメモリ読み出し要求キュー ３７ ＩＰ１のメモリ書き込み要求キュー ３８ コンペア回路 ３９ セレクタ ４０ ＩＰ０の書き込みデータキュー ４１ ＩＰ１の書き込みデータキュー ４２，４３ セレクタ ４４ プライオリティ制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の命令プロセッサと、該複数の命令
   プロセッサからのメモリ参照要求を処理する記憶制御装
   置とを具備してなる情報処理システムにおいて、 前記記憶制御装置は、前記複数の命令プロセッサからの
   メモリ参照要求を格納するキューを有し、該キューに格
   納されたメモリ参照要求のうち、メモリ読み出し要求を
   メモリ書き込み要求より優先して処理することを特徴と
   するメモリ参照要求処理方式。
2. 【請求項２】 前記メモリ読み出し要求を優先して処理
   する際、該メモリ読み出し要求と同一領域に書き込みを
   行うメモリ書き込み要求がキュー内に存在するかどうか
   調べ、存在すればキュー内のメモリ書き込み要求を先に
   処理することを特徴とする請求項１記載のメモリ参照要
   求処理方式。
3. 【請求項３】 複数の命令プロセッサの処理対象のメモ
   リ参照要求が競合した場合、あらかじめ定めた優先順位
   に従って各命令プロセッサのメモリ参照要求を処理する
   ことを特徴とする請求項１あるいは２記載のメモリ参照
   要求処理方式。
4. 【請求項４】 記憶制御装置は、各命令プロセッサ毎
   に、メモリ読み出し要求を格納する第１のキューと、メ
   モリ書き込み要求を格納する第２のキューと、前記第１
   のキューの先頭のメモリ読み出し要求のアドレスと前記
   第２のキューのすべてのメモリ書き込み要求のアドレス
   を比較する手段と、該比較結果により、前記第１のキュ
   ーの先頭のメモリ読み出し要求あるいは前記第２のキュ
   ーのメモリ書き込み要求を選択する手段とを有すると共
   に、 さらに、複数の命令プロセッサ間のメモリ参照要求の処
   理の優先順位を決定する手段と、該決定された優先順位
   にもとづいて、前記各命令プロセッサ毎にそれぞれ選択
   されたメモリ読み出し要求あるいはメモリ書き込み要求
   のうちの一つを選択する手段を有することを特徴とする
   請求項１、２および３記載のメモリ参照要求処理方式。