JPS6217263B2 - - Google Patents
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- JPS6217263B2 JPS6217263B2 JP16447882A JP16447882A JPS6217263B2 JP S6217263 B2 JPS6217263 B2 JP S6217263B2 JP 16447882 A JP16447882 A JP 16447882A JP 16447882 A JP16447882 A JP 16447882A JP S6217263 B2 JPS6217263 B2 JP S6217263B2
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- 241000132023 Bellis perennis Species 0.000 description 1
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 description 1
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- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデータ処理システム、特は共通バスに
よつて接続されたデータ処理システムに関する。
よつて接続されたデータ処理システムに関する。
バス構成をとつたデータ処理システムに於て
は、バスに接続された複数の装置からのバス使用
要求を選択して、バス上の唯一の装置にバスの使
用権を与えるバス使用権決定機構が必要である。
これには従来２つのバス使用権決定機構が用いら
れてきた。１つは、デイジイ・チエイン方式と呼
ばれるものであり、もう１つは単独要求、単独割
当方式と呼ばれるものである。
は、バスに接続された複数の装置からのバス使用
要求を選択して、バス上の唯一の装置にバスの使
用権を与えるバス使用権決定機構が必要である。
これには従来２つのバス使用権決定機構が用いら
れてきた。１つは、デイジイ・チエイン方式と呼
ばれるものであり、もう１つは単独要求、単独割
当方式と呼ばれるものである。
第１図にデイジイ・チエイン方式の概略ブロツ
ク図を示す。第１図に於て、１はバス制御装置、
２，３〜Ｎはデータ処理装置、２０はバス使用要
求をバス制御装置へ伝える信号線、２１，２２，
２３はバス使用許可信号を伝える通信路でいわゆ
るデイジイ・チエインを構成する。１３，１４，
１５はANDゲート、１０，１１，１２は各装置
のバス使用要求を保持するフリツプ・フロツプ
（以下単にＦ／Ｆと略す）、１６，１７，１８はバ
ス使用要求をバス使用要求信号線に伝えるドライ
バである。
ク図を示す。第１図に於て、１はバス制御装置、
２，３〜Ｎはデータ処理装置、２０はバス使用要
求をバス制御装置へ伝える信号線、２１，２２，
２３はバス使用許可信号を伝える通信路でいわゆ
るデイジイ・チエインを構成する。１３，１４，
１５はANDゲート、１０，１１，１２は各装置
のバス使用要求を保持するフリツプ・フロツプ
（以下単にＦ／Ｆと略す）、１６，１７，１８はバ
ス使用要求をバス使用要求信号線に伝えるドライ
バである。
今装置３がバス使用要求信号を発生したとす
る。バス使用要求信号はドライバ１７、バス信号
線２０を介してバス制御装置１に伝えられ、バス
制御装置１はバス使用許可信号を信号線２１に送
出する。バス使用許可信号は装置２に於て、装置
２のバス使用要求とゲート１３で論理積をとられ
る。今装置２はバス使用要求を発生していないの
で、バス使用許可信号はANDゲート１３を通り
信号線２２を介して、装置３に伝えられる。装置
３はバス使用要求を発生しているので、Ｆ／Ｆ１
１の反転出力（Ｑ）は論理値“０”であり、バス
使用許可信号はANDゲート１４から先、すなわ
ち装置３から先へ伝えられる事はない。自装置が
バス使用要求を発生し、バス使用許可信号を受け
取つた装置がバスの使用権を得るものである。従
つてバスの使用要求に対する優先度はバス制御装
置に近いもの程高い。
る。バス使用要求信号はドライバ１７、バス信号
線２０を介してバス制御装置１に伝えられ、バス
制御装置１はバス使用許可信号を信号線２１に送
出する。バス使用許可信号は装置２に於て、装置
２のバス使用要求とゲート１３で論理積をとられ
る。今装置２はバス使用要求を発生していないの
で、バス使用許可信号はANDゲート１３を通り
信号線２２を介して、装置３に伝えられる。装置
３はバス使用要求を発生しているので、Ｆ／Ｆ１
１の反転出力（Ｑ）は論理値“０”であり、バス
使用許可信号はANDゲート１４から先、すなわ
ち装置３から先へ伝えられる事はない。自装置が
バス使用要求を発生し、バス使用許可信号を受け
取つた装置がバスの使用権を得るものである。従
つてバスの使用要求に対する優先度はバス制御装
置に近いもの程高い。
このデイジイ・チエイン方式はハードウエア量
も少く構成も簡単である為、従来から広く用いら
れているが、各装置をゲート１段づつ直列にバス
使用許可信号が伝播して行く為、バス制御装置か
ら離れた装置、すなわち優先順位の低い装置程バ
ス使用要求を発生してからバス使用許可信号を受
け取る迄の時間（以下この時間をバス・アクセ
ス・タイムと呼ぶ）が余計にかかると云う欠点が
あつた。
も少く構成も簡単である為、従来から広く用いら
れているが、各装置をゲート１段づつ直列にバス
使用許可信号が伝播して行く為、バス制御装置か
ら離れた装置、すなわち優先順位の低い装置程バ
ス使用要求を発生してからバス使用許可信号を受
け取る迄の時間（以下この時間をバス・アクセ
ス・タイムと呼ぶ）が余計にかかると云う欠点が
あつた。
例えば第１図のANDゲート１３，１４，１５
の一段当りの遅延時間は、TTL素子であれば約
10ns程度であるから、20装置がバスに接続され
ていた場合、バス制御装置がバス使用許可信号を
送出してから最下位の装置がバス使用許可信号を
受取る迄19×10＝190nSかかる事になる。
の一段当りの遅延時間は、TTL素子であれば約
10ns程度であるから、20装置がバスに接続され
ていた場合、バス制御装置がバス使用許可信号を
送出してから最下位の装置がバス使用許可信号を
受取る迄19×10＝190nSかかる事になる。
又バス使用許可信号は、各装置のバス使用要求
とゲートされながら全装置に亘つて鎖状に接続さ
れている為、空きスロツトを設けるとこのデイジ
イ・チエインは切断される事になるので、装置と
装置の間に空きスロツトを設ける事はできなかつ
た。
とゲートされながら全装置に亘つて鎖状に接続さ
れている為、空きスロツトを設けるとこのデイジ
イ・チエインは切断される事になるので、装置と
装置の間に空きスロツトを設ける事はできなかつ
た。
これに対し単独要求単独割当方式の概略ブロツ
ク図を第２図に示す。第２図に於て１はバス制御
装置、２，３，４，Ｎはデータ処理装置、３０，
３１，３２，３３はバス使用要求信号線、３５，
３６，３７，３８はバス使用許可信号線である。
ク図を第２図に示す。第２図に於て１はバス制御
装置、２，３，４，Ｎはデータ処理装置、３０，
３１，３２，３３はバス使用要求信号線、３５，
３６，３７，３８はバス使用許可信号線である。
この方式は、前述したデイジイ・チエイン方式
と異り、バス上の各装置から装置毎に個々に単独
のバス使用要求信号をバス制御装置に送出し、バ
ス制御装置は各バス使用要求信号をあらかじめ定
められた優先順位によつて優先順位を決定し、バ
スの使用を割当てる装置に個別にバス使用許可信
号を送出する。
と異り、バス上の各装置から装置毎に個々に単独
のバス使用要求信号をバス制御装置に送出し、バ
ス制御装置は各バス使用要求信号をあらかじめ定
められた優先順位によつて優先順位を決定し、バ
スの使用を割当てる装置に個別にバス使用許可信
号を送出する。
この方式はバス・アクセス・タイムに関して
は、バス制御装置自身の優先順位決定に要する遅
れのみで決まり、優先順位の高い装置も低い装置
も一定であり、前述したデイジイ・チエイン方式
の様にバス使用権に関して優先順位の低い装置が
特に遅くなると云う欠点は除去される。しかしバ
ス使用要求信号線とバス使用割当許可信号線が装
置の数だけ必要となり、バスに接続される装置が
増加すると、バス使用権決定機構の為に使用され
る信号線が多数必要となり、前述したデイジイ・
チエイン方式が装置の数にかかわりなくバス使用
要求信号線とデイジイ・チエインの１本の計２本
で済むのに対し、単独要求、単独割当方式は、バ
ス使用権決定機構に要する信号線数は10台の装置
があれば、要求、許可、各10本で計20本、20台の
装置では計40本となり実装構造上不利となる欠点
があつた。
は、バス制御装置自身の優先順位決定に要する遅
れのみで決まり、優先順位の高い装置も低い装置
も一定であり、前述したデイジイ・チエイン方式
の様にバス使用権に関して優先順位の低い装置が
特に遅くなると云う欠点は除去される。しかしバ
ス使用要求信号線とバス使用割当許可信号線が装
置の数だけ必要となり、バスに接続される装置が
増加すると、バス使用権決定機構の為に使用され
る信号線が多数必要となり、前述したデイジイ・
チエイン方式が装置の数にかかわりなくバス使用
要求信号線とデイジイ・チエインの１本の計２本
で済むのに対し、単独要求、単独割当方式は、バ
ス使用権決定機構に要する信号線数は10台の装置
があれば、要求、許可、各10本で計20本、20台の
装置では計40本となり実装構造上不利となる欠点
があつた。
〔発明の目的）
本発明の目的は、優先順位の高い低いにかかわ
らず一定のバスアクセス・タイムを与え、又単独
要求単独割当方式よりバス使用権決定機構の為の
信号線数を減少させ、又デイジイ・チエイン方式
の欠点である空きスロツトを設ける事が下可能で
ある事、及びバスの実装位置にとつて優先順位が
固定されてしまうと云う欠点を除いたデータ処理
システムを提供することである。
らず一定のバスアクセス・タイムを与え、又単独
要求単独割当方式よりバス使用権決定機構の為の
信号線数を減少させ、又デイジイ・チエイン方式
の欠点である空きスロツトを設ける事が下可能で
ある事、及びバスの実装位置にとつて優先順位が
固定されてしまうと云う欠点を除いたデータ処理
システムを提供することである。
本発明によると共通バスにより接続された複数
のデータ処理装置及びバス制御装置から構成され
るデータ処理システムに於て、各データ処理装置
は優先順位を有する複数のバス使用要求信号を伝
送する２本のバス使用要求信号線と前記優先順位
に対応した複数のバス使用許可信号を伝送する２
本のバス使用許可信号線を有し、前記データ処理
装置がバスの使用を要求する場合には、前記２本
のバス使用要求信号線の内の各１本づつにバス使
用要求信号を送出し、前記バス制御装置は要求の
あつたバス使用要求信号線から最も優先順位の高
いバス使用要求信号線に対応する各１本計２本の
バス使用許可信号線にバス使用許可信号を送出
し、バス使用要求を発生したデータ処理装置は２
本のバス使用許可信号線のいずれからもバス使用
許可信号を受信したデータ処理装置がバスの使用
権を得るようにしたことを特徴とするデータ処理
システムが得られる。
のデータ処理装置及びバス制御装置から構成され
るデータ処理システムに於て、各データ処理装置
は優先順位を有する複数のバス使用要求信号を伝
送する２本のバス使用要求信号線と前記優先順位
に対応した複数のバス使用許可信号を伝送する２
本のバス使用許可信号線を有し、前記データ処理
装置がバスの使用を要求する場合には、前記２本
のバス使用要求信号線の内の各１本づつにバス使
用要求信号を送出し、前記バス制御装置は要求の
あつたバス使用要求信号線から最も優先順位の高
いバス使用要求信号線に対応する各１本計２本の
バス使用許可信号線にバス使用許可信号を送出
し、バス使用要求を発生したデータ処理装置は２
本のバス使用許可信号線のいずれからもバス使用
許可信号を受信したデータ処理装置がバスの使用
権を得るようにしたことを特徴とするデータ処理
システムが得られる。
次に本発明について図面を参照して詳細に説明
する。第３図は、本発明の基本的な考え方を示し
た原理的のブロツク図である。第３図に於て１，
２はバス制御装置、〜はデータ処理装置、
RQX0〜RQX3，RQY0〜RQY3は優先順位を有し
たバス要求信号線、GRX0〜GRX3，GRY0〜
GRY3はRQX0〜RQX3，RQY0〜RQY3に対応した
バス使用信号線であり、優先順位はRQX0，
RQX1，RQX2，RQX3，RQY0，RQY1，RQY2，
RQY3の順に高い。図中の矢印は、信号の向きを
示している。
する。第３図は、本発明の基本的な考え方を示し
た原理的のブロツク図である。第３図に於て１，
２はバス制御装置、〜はデータ処理装置、
RQX0〜RQX3，RQY0〜RQY3は優先順位を有し
たバス要求信号線、GRX0〜GRX3，GRY0〜
GRY3はRQX0〜RQX3，RQY0〜RQY3に対応した
バス使用信号線であり、優先順位はRQX0，
RQX1，RQX2，RQX3，RQY0，RQY1，RQY2，
RQY3の順に高い。図中の矢印は、信号の向きを
示している。
今第３図中のの装置がバス使用要求を発生し
たとする。バス使用要求は同時にRQX1，RQY1
に送出され、RQX1はバス制御装置１に、RQY1
はバス制御装置２に送られる。バス制御装置１，
２はRQX1，RQY1より上位のバス使用要求（す
なわちRQX0，RQY0）が無ければ、RQX1，RQY1
に対応したバス使用許可信号線GRX1，GRY1に
信号を送出してくる。装置〜の中で２つのバ
ス制御装置１，２からのバス使用許可信号を受信
できる装置は、この場合装置以外には存在しな
い。この様に複数のバス使用要求信号の優先順位
を判定し、バス制御装置１，２が１個のバス使用
許可信号のみを送出するならば、２個のバス使用
許可信号を受信でき得る装置は唯１つのみ定ま
り、バスの使用権を得る装置はシステム内で唯１
個の装置のみに定まる。
たとする。バス使用要求は同時にRQX1，RQY1
に送出され、RQX1はバス制御装置１に、RQY1
はバス制御装置２に送られる。バス制御装置１，
２はRQX1，RQY1より上位のバス使用要求（す
なわちRQX0，RQY0）が無ければ、RQX1，RQY1
に対応したバス使用許可信号線GRX1，GRY1に
信号を送出してくる。装置〜の中で２つのバ
ス制御装置１，２からのバス使用許可信号を受信
できる装置は、この場合装置以外には存在しな
い。この様に複数のバス使用要求信号の優先順位
を判定し、バス制御装置１，２が１個のバス使用
許可信号のみを送出するならば、２個のバス使用
許可信号を受信でき得る装置は唯１つのみ定ま
り、バスの使用権を得る装置はシステム内で唯１
個の装置のみに定まる。
第４図に第３図におけるバス制御装置の１実施
例のブロツク図を示す。第４図に於て、RQX0〜
RQY3，GRX0〜GRY3は前述したバス使用要求信
号線及びバス使用許可信号線である。
例のブロツク図を示す。第４図に於て、RQX0〜
RQY3，GRX0〜GRY3は前述したバス使用要求信
号線及びバス使用許可信号線である。
バス使用要求信号線RQX0〜RQX3はレシーバ
４１，４２，４３，４４でバス制御装置に受信さ
れる。RQX0〜RQX3は今“Low Level”で有意
であるとすれば、レシーバ４１，４２，４３，４
４はインバータ機能を有するので、レシーバの出
力は“High Level”で有意となる。レシーバ４
１，４２，４３，４４で受信されたバス使用要求
信号は、ＤタイプＦ／Ｆ４５，４６，４７，４８
へ導かれる一方NORゲート５７に導かれる。バ
ス使用要求信号が受信されると、NORゲート５
７の出力は“Low Level”となり、インバータ５
８、ANDゲート５９、遅延線６０を経た後アン
プ２１からＦ／Ｆ４５，４６，４７，４８のクロ
ツク信号となる。アンプ６１の出力信号は、更に
遅延線６２を経てアンプ６３からＦ／Ｆ４９，５
０，５１，５２のクロツク信号となる。Ｆ／Ｆを
カスケードに２段設けたのは非同期的に発生する
バス使用要求信号RQX0〜RQX3の同期化を計る
為である。５３，５４，５５，５６はANDゲー
トであり、優先順位を定めている。第４図では、
前に説明した様に、RQX0が最も優先順位が高
く、RQX3が最も低くなる様にANDゲート５３，
５４，５５，５６は組まれており、要求のあつた
信号から優先順位に従つてGRX0〜GRX3の内唯
１個のバス使用許可信号が出力される。
４１，４２，４３，４４でバス制御装置に受信さ
れる。RQX0〜RQX3は今“Low Level”で有意
であるとすれば、レシーバ４１，４２，４３，４
４はインバータ機能を有するので、レシーバの出
力は“High Level”で有意となる。レシーバ４
１，４２，４３，４４で受信されたバス使用要求
信号は、ＤタイプＦ／Ｆ４５，４６，４７，４８
へ導かれる一方NORゲート５７に導かれる。バ
ス使用要求信号が受信されると、NORゲート５
７の出力は“Low Level”となり、インバータ５
８、ANDゲート５９、遅延線６０を経た後アン
プ２１からＦ／Ｆ４５，４６，４７，４８のクロ
ツク信号となる。アンプ６１の出力信号は、更に
遅延線６２を経てアンプ６３からＦ／Ｆ４９，５
０，５１，５２のクロツク信号となる。Ｆ／Ｆを
カスケードに２段設けたのは非同期的に発生する
バス使用要求信号RQX0〜RQX3の同期化を計る
為である。５３，５４，５５，５６はANDゲー
トであり、優先順位を定めている。第４図では、
前に説明した様に、RQX0が最も優先順位が高
く、RQX3が最も低くなる様にANDゲート５３，
５４，５５，５６は組まれており、要求のあつた
信号から優先順位に従つてGRX0〜GRX3の内唯
１個のバス使用許可信号が出力される。
次に前述したバス・アクセス・タイムに関して
本発明によるものと従来技術であるデイジイ・チ
エイン方式を比較してみる。第５図は比較の為に
使用するデイジイ・チエイン方式のバス制御装置
の１例を示す。第５図に於てRQはバス使用要求
信号線、GRはバス使用許可信号線である。７１
はレシーバ、７２はANDゲート、７３は遅延
線、７４はアンプ、７５はＤタイプＦ／Ｆ、７６
はアンプである。ここで本発明による第４図のバ
ス制御装置と従来のデイジイ・チエイン方式のバ
ス制御装置に於て、バス制御装置がバス使用要求
信号RQ又はRQX0〜RQX3を受信してからバス使
用許可信号GR又はGRX0〜GRX3を送出する迄の
時間を比較してみる。今第４図と第５図の回路を
TTL素子で構成するとすれば、 ●レシーバの遅延（第４図の４１，４２，４３，
４４、第５図の７１） ：10nS ●ANDゲートの遅延（第４図の５９及び５３，
５４，５５，５６、第５図の７２） ：9nS ●Ｆ／Ｆの遅延（第４図の４５，４６，４７，４
８，４９，５０，５１，５２、第５図の７５）
：11nS ●NORゲートの遅延（第４図の５７） ：9nS ●アンプの遅延（第４図の６１，６３、第５図の
７４，７６） ：9nS ●遅延線の遅延（第４図の６０、第５図の７３）
：20nS ●遅延線の遅延（第４図の６２） ：50nS ●インバータの遅延（第４図の５８） ：7nS とすれば、従来技術であるデイジイ・チエイン方
式のバス制御装置の遅延（第５図）は68nS、本
発明によるバス制御装置の遅延（第４図）は
143nSとなる。
本発明によるものと従来技術であるデイジイ・チ
エイン方式を比較してみる。第５図は比較の為に
使用するデイジイ・チエイン方式のバス制御装置
の１例を示す。第５図に於てRQはバス使用要求
信号線、GRはバス使用許可信号線である。７１
はレシーバ、７２はANDゲート、７３は遅延
線、７４はアンプ、７５はＤタイプＦ／Ｆ、７６
はアンプである。ここで本発明による第４図のバ
ス制御装置と従来のデイジイ・チエイン方式のバ
ス制御装置に於て、バス制御装置がバス使用要求
信号RQ又はRQX0〜RQX3を受信してからバス使
用許可信号GR又はGRX0〜GRX3を送出する迄の
時間を比較してみる。今第４図と第５図の回路を
TTL素子で構成するとすれば、 ●レシーバの遅延（第４図の４１，４２，４３，
４４、第５図の７１） ：10nS ●ANDゲートの遅延（第４図の５９及び５３，
５４，５５，５６、第５図の７２） ：9nS ●Ｆ／Ｆの遅延（第４図の４５，４６，４７，４
８，４９，５０，５１，５２、第５図の７５）
：11nS ●NORゲートの遅延（第４図の５７） ：9nS ●アンプの遅延（第４図の６１，６３、第５図の
７４，７６） ：9nS ●遅延線の遅延（第４図の６０、第５図の７３）
：20nS ●遅延線の遅延（第４図の６２） ：50nS ●インバータの遅延（第４図の５８） ：7nS とすれば、従来技術であるデイジイ・チエイン方
式のバス制御装置の遅延（第５図）は68nS、本
発明によるバス制御装置の遅延（第４図）は
143nSとなる。
本発明のバス制御装置は複数のバス使用要求信
号の同期化を計る為、バス制御装置そのものの遅
延は従来のデイジイ・チエイン方式に劣る。しか
し各装置がバス使用要求信号を発生してからバス
使用許可信号を受信する迄の時間は、従来のデイ
ジイ・チエイン方式（第１図、第５図）は、 〔バス制御装置の遅延〕＋（Ｎ−１）×10nS (1) であり、本発明では一律に 〔バス制御装置の遅延〕＋9nS (2) で与えられる。
号の同期化を計る為、バス制御装置そのものの遅
延は従来のデイジイ・チエイン方式に劣る。しか
し各装置がバス使用要求信号を発生してからバス
使用許可信号を受信する迄の時間は、従来のデイ
ジイ・チエイン方式（第１図、第５図）は、 〔バス制御装置の遅延〕＋（Ｎ−１）×10nS (1) であり、本発明では一律に 〔バス制御装置の遅延〕＋9nS (2) で与えられる。
尚(1)式に於てデイジイ・チエインを構成する
ANDゲート（第１図の１３，１４，１５）の遅
延を10nSとし、Ｎは装置数である。また(2)式に
於て２項目の数値9nSは、バス使用許可信号を得
る為にはGRX0〜GRX3とGRY0〜GRY3の論理積
を各装置で取る為によるANDゲートの遅延であ
る。（これは後述する様に第７図の８８のANDゲ
ートである。） 16台の装置について比較した結果を第６図に示
す。第６図に示す様に装置数が10台を越える付近
から本発明によるものが従来のデイジイ・チエイ
ン方式よりバス・アクセス・タイムが短縮されて
いる。
ANDゲート（第１図の１３，１４，１５）の遅
延を10nSとし、Ｎは装置数である。また(2)式に
於て２項目の数値9nSは、バス使用許可信号を得
る為にはGRX0〜GRX3とGRY0〜GRY3の論理積
を各装置で取る為によるANDゲートの遅延であ
る。（これは後述する様に第７図の８８のANDゲ
ートである。） 16台の装置について比較した結果を第６図に示
す。第６図に示す様に装置数が10台を越える付近
から本発明によるものが従来のデイジイ・チエイ
ン方式よりバス・アクセス・タイムが短縮されて
いる。
なお単独要求単独割当方式のバス制御装置は本
発明の１実施例である第４図のバス制御装置に装
置の数だけバス使用要求信号及びバス使用許可信
号に対する回路を増加しただけであるので、単独
要求単独割当方式のバス・アクセス・タイムは本
発明に於ける時間と同一である。
発明の１実施例である第４図のバス制御装置に装
置の数だけバス使用要求信号及びバス使用許可信
号に対する回路を増加しただけであるので、単独
要求単独割当方式のバス・アクセス・タイムは本
発明に於ける時間と同一である。
本発明のバス・アクセス・タイムは第６図に示
した様に従来技術のデイジイ・チエイン方式に比
較して高い優先順位を持つた装置に於ては不利で
ある。しかしデータ処理システムに於て高いバス
使用権優先順位を有する装置は通常フアイル系の
装置であるが、これらの装置は転送速度は大きい
が、通常ブロツク転送であり、バスを使用するか
否かはあらかじめ早い時刻に判定でき、バス使用
要求信号を発生してからバス使用許可信号を受取
る迄の時間を他の処理とオーバーラツプさせる事
が比較的容易である。これに対してCPU（中央
処理装置）等は、通常バス使用要求の優先順位に
於ては、最下位に置かれるのが普通である。しか
しCPUがバスを介して他の装置と転送を必要と
するか否かは、CPUの実行する命令の種類によ
つて異なり、バス使用要求を行つてからバス使用
許可信号が到達する迄の時間をあらかじめ予測し
てバス使用要求を発生する事は一般に困難であ
る。その為バス使用要求を発生してからバス使用
許可信号を受信する迄の時間は、CPUの演算処
理能力に直接影響を与える。例えばメモリからデ
ータを読み出す際、（メモリのアクセスタイム）＋
（バス・アクセス・タイム）の様にメモリのアク
セス・タイムに加算される形となり、メモリのア
クセス・タイムが長くなつたのと同じ影響をもた
らす。この様な場合優先順位の低いCPUがバス
使用要求を発生してからバス使用許可信号を受取
る迄の時間が短くなる本発明が効果をもたらす事
は明らかである。
した様に従来技術のデイジイ・チエイン方式に比
較して高い優先順位を持つた装置に於ては不利で
ある。しかしデータ処理システムに於て高いバス
使用権優先順位を有する装置は通常フアイル系の
装置であるが、これらの装置は転送速度は大きい
が、通常ブロツク転送であり、バスを使用するか
否かはあらかじめ早い時刻に判定でき、バス使用
要求信号を発生してからバス使用許可信号を受取
る迄の時間を他の処理とオーバーラツプさせる事
が比較的容易である。これに対してCPU（中央
処理装置）等は、通常バス使用要求の優先順位に
於ては、最下位に置かれるのが普通である。しか
しCPUがバスを介して他の装置と転送を必要と
するか否かは、CPUの実行する命令の種類によ
つて異なり、バス使用要求を行つてからバス使用
許可信号が到達する迄の時間をあらかじめ予測し
てバス使用要求を発生する事は一般に困難であ
る。その為バス使用要求を発生してからバス使用
許可信号を受信する迄の時間は、CPUの演算処
理能力に直接影響を与える。例えばメモリからデ
ータを読み出す際、（メモリのアクセスタイム）＋
（バス・アクセス・タイム）の様にメモリのアク
セス・タイムに加算される形となり、メモリのア
クセス・タイムが長くなつたのと同じ影響をもた
らす。この様な場合優先順位の低いCPUがバス
使用要求を発生してからバス使用許可信号を受取
る迄の時間が短くなる本発明が効果をもたらす事
は明らかである。
次にバス使用権決定機構に必要とする信号線数
は、実施例と同じく16台の装置で比較すると、従
来のデイジイ・チエイン方式は、バス使用要求信
号とデイジイ・チエインで計２本、単独要求単独
割当方式は要求及び許可で計32本、本発明では要
求（RQX0〜RQX3，RQY0〜RQY3）、許可
（GRX0〜GRX3，GRY0〜GRY3）の計８本で計16
本であり、単独要求単独割当方式の長所を生かし
つつ信号線数は半分で済んでいる。
は、実施例と同じく16台の装置で比較すると、従
来のデイジイ・チエイン方式は、バス使用要求信
号とデイジイ・チエインで計２本、単独要求単独
割当方式は要求及び許可で計32本、本発明では要
求（RQX0〜RQX3，RQY0〜RQY3）、許可
（GRX0〜GRX3，GRY0〜GRY3）の計８本で計16
本であり、単独要求単独割当方式の長所を生かし
つつ信号線数は半分で済んでいる。
第７図は本発明による各装置のバツク・ボード
に対する実装上のインターフエースを説明する図
である。第７図に於て８１は装置のバツク・ボー
ドのコネクタ、８２，８３，８４，８５はDIPス
イツチ、８６，８７はバス使用要求信号
（REQUEST）をバスに出力するドライバ、８８
は２組のバス使用許可信号を受信してバスの使用
権が得られた事を通知する信号（GRANT）を発
生するANDゲートである。DIPスイツチを適宜設
定する事により、この装置はバツク・ボード上の
任意のスロツトに於て任意の優先順位を持つた装
置とする事が可能である。
に対する実装上のインターフエースを説明する図
である。第７図に於て８１は装置のバツク・ボー
ドのコネクタ、８２，８３，８４，８５はDIPス
イツチ、８６，８７はバス使用要求信号
（REQUEST）をバスに出力するドライバ、８８
は２組のバス使用許可信号を受信してバスの使用
権が得られた事を通知する信号（GRANT）を発
生するANDゲートである。DIPスイツチを適宜設
定する事により、この装置はバツク・ボード上の
任意のスロツトに於て任意の優先順位を持つた装
置とする事が可能である。
本発明には以上説明した様に優先順位を持つた
２本のバス使用要求信号線及びそれに対応した複
数のバス使用許可信号を２本設ける事により、バ
ス使用権の優先順位の低い装置もバス・アクセ
ス・タイムが大きくなる事が無く、又適当な信号
線数で実装位置が自由となり又優先順位回路はチ
エインを形成していないので空きスロツトも自由
に設定できると云う効果がある。
２本のバス使用要求信号線及びそれに対応した複
数のバス使用許可信号を２本設ける事により、バ
ス使用権の優先順位の低い装置もバス・アクセ
ス・タイムが大きくなる事が無く、又適当な信号
線数で実装位置が自由となり又優先順位回路はチ
エインを形成していないので空きスロツトも自由
に設定できると云う効果がある。
第１図は従来のデイジイ・チエイン方式の優先
順位決定機構の概要を示すブロツク図、第２図は
単独要求単独割当方式の優先順位決定機構の概要
を示すブロツク図、第３図は本発明の基本的な考
え方を示すブロツク図、第４図は第３図における
バス制御装置の一実施例を示すブロツク図、第５
図は従来のデイジイ・チエイン方式のバス制御装
置の１例のブロツク図、第６図は従来のデイジ
イ・チエイン方式と本発明に於けるバス・アクセ
ス・タイムの比較を示す図、第７図は本発明に於
けるデータ処理装置とバツク・ボードの実装上の
インタフエースを説明する図である。 １……バス制御装置、２，３，Ｎ……データ処
理装置、１０，１１，１２……フリツプフロツ
プ、１３，１４，１５……ANDゲート、１６，
１７，１８……ドライバ、２０……バス使用要求
信号線、２１，２２，２３……デイジイ・チエイ
ン信号、３０，３１，３２，３３……バス使用要
求信号線、３５，３６，３７，３８……バス使用
許可信号線、〜……データ処理装置、
RQX0，RQX1，RQX2，RQX3……バス使用要求
信号線、４１，４２，４３，４４……レシーバ、
４５，４６，４７，４８……ＤタイプＦ／Ｆ、４
９，５０，５１，５２……ＤタイプＦ／Ｆ、５
３，５４，５５，５６……ANDゲート、５７…
…NORゲート、５８……インバータ、５９……
ANDゲート、６０……遅延線、６１……アン
プ、６２……遅延線、６３……アンプ、７１……
レシーバ、７２……ANDゲート、７３……遅延
線、７４……アンプ、７５……ＤタイプＦ／Ｆ、
７６……アンプ、RQ……バス使用要求信号、GR
……バス使用許可信号、８１……バツク・ボー
ド・コネクタ、８２，８３，８４，８５……DIP
スイツチ、８６，８７……バス・ドライバ、８８
……ANDゲート、REQUEST……装置内のバス
使用要求信号、GRANT……装置内のバス使用許
可信号。
順位決定機構の概要を示すブロツク図、第２図は
単独要求単独割当方式の優先順位決定機構の概要
を示すブロツク図、第３図は本発明の基本的な考
え方を示すブロツク図、第４図は第３図における
バス制御装置の一実施例を示すブロツク図、第５
図は従来のデイジイ・チエイン方式のバス制御装
置の１例のブロツク図、第６図は従来のデイジ
イ・チエイン方式と本発明に於けるバス・アクセ
ス・タイムの比較を示す図、第７図は本発明に於
けるデータ処理装置とバツク・ボードの実装上の
インタフエースを説明する図である。 １……バス制御装置、２，３，Ｎ……データ処
理装置、１０，１１，１２……フリツプフロツ
プ、１３，１４，１５……ANDゲート、１６，
１７，１８……ドライバ、２０……バス使用要求
信号線、２１，２２，２３……デイジイ・チエイ
ン信号、３０，３１，３２，３３……バス使用要
求信号線、３５，３６，３７，３８……バス使用
許可信号線、〜……データ処理装置、
RQX0，RQX1，RQX2，RQX3……バス使用要求
信号線、４１，４２，４３，４４……レシーバ、
４５，４６，４７，４８……ＤタイプＦ／Ｆ、４
９，５０，５１，５２……ＤタイプＦ／Ｆ、５
３，５４，５５，５６……ANDゲート、５７…
…NORゲート、５８……インバータ、５９……
ANDゲート、６０……遅延線、６１……アン
プ、６２……遅延線、６３……アンプ、７１……
レシーバ、７２……ANDゲート、７３……遅延
線、７４……アンプ、７５……ＤタイプＦ／Ｆ、
７６……アンプ、RQ……バス使用要求信号、GR
……バス使用許可信号、８１……バツク・ボー
ド・コネクタ、８２，８３，８４，８５……DIP
スイツチ、８６，８７……バス・ドライバ、８８
……ANDゲート、REQUEST……装置内のバス
使用要求信号、GRANT……装置内のバス使用許
可信号。
Claims (1)
- １ 共通バスにより接続された複数のデータ処理
装置及びバス制御装置から構成されるデータ処理
システムに於て、各データ処理装置は優先順位を
有する複数のバス使用要求信号を伝送する２本の
バス使用要求信号線と前記優先順位に対応した複
数のバス使用許可信号を伝送する２本のバス使用
許可信号線を有し、前記データ処理装置がバスの
使用を要求する場合には前記２本のバス使用要求
信号線の内の各１本づつにバス使用要求信号を送
出し、前記バス制御装置は要求のあつたバス使用
要求信号線から最も優先順位の高いバス使用要求
信号線に対応する各１本計２本のバス使用許可信
号線にバス使用許可信号を送出し、バス使用要求
を発生したデータ処理装置は２本のバス使用許可
信号線のいずれからもバス使用許可信号を受信し
たデータ処理装置がバスの使用権を得るようにし
たことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16447882A JPS5953923A (ja) | 1982-09-21 | 1982-09-21 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16447882A JPS5953923A (ja) | 1982-09-21 | 1982-09-21 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953923A JPS5953923A (ja) | 1984-03-28 |
| JPS6217263B2 true JPS6217263B2 (ja) | 1987-04-16 |
Family
ID=15793932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16447882A Granted JPS5953923A (ja) | 1982-09-21 | 1982-09-21 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953923A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE41249T1 (de) * | 1984-09-05 | 1989-03-15 | Siemens Ag | Anordnung zur prioritaetsvergabe. |
| JP6601347B2 (ja) * | 2016-08-31 | 2019-11-06 | 株式会社デンソー | 異常情報伝達回路 |
-
1982
- 1982-09-21 JP JP16447882A patent/JPS5953923A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5953923A (ja) | 1984-03-28 |
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