JPS5932808B2 - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS5932808B2 JPS5932808B2 JP12107479A JP12107479A JPS5932808B2 JP S5932808 B2 JPS5932808 B2 JP S5932808B2 JP 12107479 A JP12107479 A JP 12107479A JP 12107479 A JP12107479 A JP 12107479A JP S5932808 B2 JPS5932808 B2 JP S5932808B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- input
- arithmetic processing
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置における主記憶装置、演算処理装
置、入出力装置間の情報転送のための双方向バスのバス
使用（占有）時間を制御するバス制御方式に関し、特に
バスの占有の優先度（緊急性）を考慮すると同時にマル
チプロセッサシステムなどにおけるリソース共有システ
ムでは不可欠なテスト・アンド・セット（ＴＡＳ）命令
実行におけるバスの連続使用（バースト操作）などのバ
スの占有時間の制御方式に関する。
置、入出力装置間の情報転送のための双方向バスのバス
使用（占有）時間を制御するバス制御方式に関し、特に
バスの占有の優先度（緊急性）を考慮すると同時にマル
チプロセッサシステムなどにおけるリソース共有システ
ムでは不可欠なテスト・アンド・セット（ＴＡＳ）命令
実行におけるバスの連続使用（バースト操作）などのバ
スの占有時間の制御方式に関する。
従来のこの種のバス占有時間制御方式としては複数の装
置から要求に応じて出力されるバス使用要求信号を用い
、一且バスを占有した装置は前記のバス使用要求信号を
占有したい時間だけバス制御装置に出力する方式や、バ
ス使用要求信号とは別個にバスの占有を主張するための
バス占有主張信号を設けて、これをバス制御装置に出力
する方式にある。
置から要求に応じて出力されるバス使用要求信号を用い
、一且バスを占有した装置は前記のバス使用要求信号を
占有したい時間だけバス制御装置に出力する方式や、バ
ス使用要求信号とは別個にバスの占有を主張するための
バス占有主張信号を設けて、これをバス制御装置に出力
する方式にある。
しかし前者の方式ではバス使用要求信号のみを用いてバ
スの排他的優先制御を行なうため、優先度を判定する制
御装置が該信号の遅延時間を考慮した複雑な構成となる
という欠点がある。また後者の方式ではバスの使用を主
張するための付加信号を監視する必要があり、またこの
付加信号を発生させる発生装置を前記バスに接続される
演算処理装置、入出力装置に装備する必要があることな
どの不都合が問題があり、この結果バスの優先制御と占
有時間制御のための信号線およびハードウェアが複雑に
なり、バス制御装置自体の処理時間が長くなりバスの利
用効率が低下してしまうという欠点があつた。本発明は
このような従来の欠点、問題点を解消するものであり、
その目的とするところは特別な制御信号を設けることな
く、バスに接続された演算処理装置、入出力装置と記憶
装置との間でデータを転送される際に必ずバス上に出力
されるデータ転送同期信号いわゆるデータ転送ストロー
ブ信号を用いてバス占有中の演算処理装置または入出力
装置から出力されているバス使用要求信号のオン・オフ
を識別することにより最小の制御用信号線と単純な制御
論理によるハードウエアで効率的なバスの占有時間制御
を実現可能なバス制御方式を提供することにある。
スの排他的優先制御を行なうため、優先度を判定する制
御装置が該信号の遅延時間を考慮した複雑な構成となる
という欠点がある。また後者の方式ではバスの使用を主
張するための付加信号を監視する必要があり、またこの
付加信号を発生させる発生装置を前記バスに接続される
演算処理装置、入出力装置に装備する必要があることな
どの不都合が問題があり、この結果バスの優先制御と占
有時間制御のための信号線およびハードウェアが複雑に
なり、バス制御装置自体の処理時間が長くなりバスの利
用効率が低下してしまうという欠点があつた。本発明は
このような従来の欠点、問題点を解消するものであり、
その目的とするところは特別な制御信号を設けることな
く、バスに接続された演算処理装置、入出力装置と記憶
装置との間でデータを転送される際に必ずバス上に出力
されるデータ転送同期信号いわゆるデータ転送ストロー
ブ信号を用いてバス占有中の演算処理装置または入出力
装置から出力されているバス使用要求信号のオン・オフ
を識別することにより最小の制御用信号線と単純な制御
論理によるハードウエアで効率的なバスの占有時間制御
を実現可能なバス制御方式を提供することにある。
上記目的に従い、本発明はバスに接続された各装置から
の優先度をもつたバス使用要求に対し、該優先度に応じ
てバスの使用許可を制御すると共に、該バスに接続され
た２つの装置間の情報の転送に伴つて送出されるデータ
転送ストローブ信号を利用して許可された装置の単一デ
ータ転送、連続データ転送におけるバス占有時間を制御
することを特徴とするものである。
の優先度をもつたバス使用要求に対し、該優先度に応じ
てバスの使用許可を制御すると共に、該バスに接続され
た２つの装置間の情報の転送に伴つて送出されるデータ
転送ストローブ信号を利用して許可された装置の単一デ
ータ転送、連続データ転送におけるバス占有時間を制御
することを特徴とするものである。
本発明の実施例を説明する前に、この実施例をより理解
し易くするため従来のバス制御方式について第１図〜第
３図を用いて説明する。
し易くするため従来のバス制御方式について第１図〜第
３図を用いて説明する。
第１図は典型的な情報処理システムにおけるバス制御方
式を示すプロツク図であり、図に示すように優先度Ｎに
応じたバス要求信号線ＢＳＲＱ，ＢＳＲＱｌ，・・・・
・・，ＢＳＲＱＮとバス占有許可信号線ＢＳＡ，ＢＳＡ
ｌ，・・・・・・，ＢＳＡＶＮｌそれに、バス制御装置
１、演算処理装置２、入出力制御装置３、主記憶装置４
と、これらの装置間を結ぶ双方向のバス５で全体が構成
されている。
式を示すプロツク図であり、図に示すように優先度Ｎに
応じたバス要求信号線ＢＳＲＱ，ＢＳＲＱｌ，・・・・
・・，ＢＳＲＱＮとバス占有許可信号線ＢＳＡ，ＢＳＡ
ｌ，・・・・・・，ＢＳＡＶＮｌそれに、バス制御装置
１、演算処理装置２、入出力制御装置３、主記憶装置４
と、これらの装置間を結ぶ双方向のバス５で全体が構成
されている。
この構成において、演算処理装置２（優先度−１）がバ
ス５を占有しているとき、より優先度の高い入出力装置
３（優先度＝Ｊ）がバス制御装置１にバス使用要求信号
ＢＳＲＱｊ（ト）くｊ）を出した場合、従来の制御方式
では第２図、第３図に示すシーケンスに従つてバス制御
が行なわれる。第２図に示すシーケンスはバス要求信号
のみを用いてバスの優先制御および占有時間制御を行な
う場合で、第２図中の１〜６の番号は次のシーケンス説
明の番号に対応している。１演算処理装置２は優先度に
応じたバス使用要求信号ＢＳＲＱｉをバス制御装置１に
出力する。
ス５を占有しているとき、より優先度の高い入出力装置
３（優先度＝Ｊ）がバス制御装置１にバス使用要求信号
ＢＳＲＱｊ（ト）くｊ）を出した場合、従来の制御方式
では第２図、第３図に示すシーケンスに従つてバス制御
が行なわれる。第２図に示すシーケンスはバス要求信号
のみを用いてバスの優先制御および占有時間制御を行な
う場合で、第２図中の１〜６の番号は次のシーケンス説
明の番号に対応している。１演算処理装置２は優先度に
応じたバス使用要求信号ＢＳＲＱｉをバス制御装置１に
出力する。
２バス制御装置１はその時点で最も優先度の高い装置（
本図の場合、演算処理装置２）を識別選定する。
本図の場合、演算処理装置２）を識別選定する。
３上記２の動作で識別選定された装置（本実施例では演
算処理装置２）に対する使用許可信号ＢＳＡＶｉがバス
制御装置から送出される。
算処理装置２）に対する使用許可信号ＢＳＡＶｉがバス
制御装置から送出される。
４演算処理装置２がバス制御装置１からの使用許可信号
ＢＳＡＶｉを受けてバスを占有している時、さらに高い
優先度をもつ入出力制御装置３がバス使用要求信号ＢＳ
ＲＱＪを出力する。
ＢＳＡＶｉを受けてバスを占有している時、さらに高い
優先度をもつ入出力制御装置３がバス使用要求信号ＢＳ
ＲＱＪを出力する。
５バス制御装置１は入出力制御装置３からのバス要求信
号ＢＳＲＱｊを受けとるが現在、バスが演算処理装置２
によつて占有されているため、演算処理装置２からのバ
ス使用要求信号が出力されなくなるのを待つ。
号ＢＳＲＱｊを受けとるが現在、バスが演算処理装置２
によつて占有されているため、演算処理装置２からのバ
ス使用要求信号が出力されなくなるのを待つ。
６上記５の動作において演算処理装置２からのバス使用
要求信号が出力されなくなつた時、さらに高い優先度を
もつ入出力制御装置３にバス使用許可信号ＢＳＡＶＪを
送出する。
要求信号が出力されなくなつた時、さらに高い優先度を
もつ入出力制御装置３にバス使用許可信号ＢＳＡＶＪを
送出する。
この従来の制御方式では既に述べたごとく、（１）バス
制御装置１がバス５に接続された各装置のバス使用の優
先制御、占有時間制御を行なうのに各装置からのバス要
求信号の立上り、立下りを利用するため、バス制御論理
の構成が複雑になるζと、（２）バスの優先度の判定処
理をバスのデータ転送シーケンスと並行処理することが
できないなどの欠点がある。
制御装置１がバス５に接続された各装置のバス使用の優
先制御、占有時間制御を行なうのに各装置からのバス要
求信号の立上り、立下りを利用するため、バス制御論理
の構成が複雑になるζと、（２）バスの優先度の判定処
理をバスのデータ転送シーケンスと並行処理することが
できないなどの欠点がある。
一方、第３図に示すシーケンスはバスの占有を主張する
ために特別に設けたバス占有主張信号ＢＢＳＹを用いる
場合で、次のシーケンスに従つてバス制御が行なわれる
。
ために特別に設けたバス占有主張信号ＢＢＳＹを用いる
場合で、次のシーケンスに従つてバス制御が行なわれる
。
１演算処理装置２は該優先度に対する要求信号ＢＳＲＱ
ｌをバス制御装置１に出力する。
ｌをバス制御装置１に出力する。
２バス制御装置１はその時点で最も優先度の高い装置（
本図の場合演算処理装置２）を識別選択する。
本図の場合演算処理装置２）を識別選択する。
３上記２の動作で識別選定された装置（本実施例では演
算処理装置２に対する使用許可信号ＢＳＡＶｌを送出す
る。
算処理装置２に対する使用許可信号ＢＳＡＶｌを送出す
る。
４バス使用許可信号ＢＳＡＶｉを受けた演算処理装置２
はバスの占有を主張するバス占有主張信号ＢＢＳＹが出
力されていないとき、バスの占有を主張するため該信号
ＢＢＳＹを出力してバスの占有を主張する。
はバスの占有を主張するバス占有主張信号ＢＢＳＹが出
力されていないとき、バスの占有を主張するため該信号
ＢＢＳＹを出力してバスの占有を主張する。
５演算処理装置２がバスを占有している時、さらに優先
度の高い入出力装置３がバス使用要求信号ＢＳＲＱＪを
出力する〇６上記５の動作でバス使用要求信号ＢＳＲＱ
Ｊを受けとつたバス制御装置１は、演算処理装置２に出
力していたバス使用許可信号ＢＳＡＶｉを止めて入出力
装置３にバスの使用許可信号ＢＳＡＶｊをあたえる。
度の高い入出力装置３がバス使用要求信号ＢＳＲＱＪを
出力する〇６上記５の動作でバス使用要求信号ＢＳＲＱ
Ｊを受けとつたバス制御装置１は、演算処理装置２に出
力していたバス使用許可信号ＢＳＡＶｉを止めて入出力
装置３にバスの使用許可信号ＢＳＡＶｊをあたえる。
７上記６の動作によりバス使用許可信号を受けた入出力
装置３はバス５の占有主張信号ＢＢＳＹを監視し、バス
の占有が演算処理装置２より解除されたときバスの使用
権を得る。
装置３はバス５の占有主張信号ＢＢＳＹを監視し、バス
の占有が演算処理装置２より解除されたときバスの使用
権を得る。
この従来の制御方式では、
（１）バスの使用要求信号以外にバスの占有を主張する
信号を設ける必要があること、（２）バスに接続される
各装置に上記バスの占有を主張する信号の監視および発
生装置を装備する必要があること、などの、信号線、お
よびハードウエアが複雑になつてしまう欠点がある。
信号を設ける必要があること、（２）バスに接続される
各装置に上記バスの占有を主張する信号の監視および発
生装置を装備する必要があること、などの、信号線、お
よびハードウエアが複雑になつてしまう欠点がある。
本発明はこのような従来の欠点を解消するものであり、
以下に本発明の一実施例におけるバス制御方式について
説明する。
以下に本発明の一実施例におけるバス制御方式について
説明する。
第４図は本実施例のバス制御方式の匍脚順序を示したも
ので、次のシーケンスに従つてバス制御が行なわれる。
１第１図の演算処理装置２はバス使用要求信号ＢＳＲＱ
ｌをバス制御装置１に出力する。
ので、次のシーケンスに従つてバス制御が行なわれる。
１第１図の演算処理装置２はバス使用要求信号ＢＳＲＱ
ｌをバス制御装置１に出力する。
２バス制御装置はその時点で最も優先度の高い装置（本
図の場合、演算処理装置２）を識別選定する。
図の場合、演算処理装置２）を識別選定する。
３上記２の動作で選定された装置に対してバス制御装置
１はバス使用許可信号ＢＳＡＶｉを送出する。
１はバス使用許可信号ＢＳＡＶｉを送出する。
４バス使用許可信号ＢＳＡＶｉを受けとつた演算処理装
置２は必要な転送回数だけデータ転送信号ＤＴＳＤを送
出しデータ転送を行なう。
置２は必要な転送回数だけデータ転送信号ＤＴＳＤを送
出しデータ転送を行なう。
５上記４の動作で演算処理装置２がバスを占有している
時、より高い優先度をもつた入出力装置３からバス使用
要求信号ＢＳＲＱｊが出力される。
時、より高い優先度をもつた入出力装置３からバス使用
要求信号ＢＳＲＱｊが出力される。
また上記４の動作でデータ転送を行なつている演算処理
装置２は最終のデータ転送のタイミングでは、バス使用
要求信号ＢＳＲＱｉの出力を止めて、最後のデータ転送
を行なう。
装置２は最終のデータ転送のタイミングでは、バス使用
要求信号ＢＳＲＱｉの出力を止めて、最後のデータ転送
を行なう。
６上記５の動作により入出力装置３よりバス使用要求信
号ＢＳＲＱｊを受けているバス制御装置１は現在バスを
占有している演算処理装置２のバス使用要求信号ＢＳＲ
Ｑｉのオン、オフをデータ転送毎に転送ストローブ信号
ＤＴＳＤで識別し、該信号がオフとなつた時、演算処理
装置２へのバス使用許可信号ＢＳＡＶｉの送出を止め、
より優先度の高い入出力制御装置３に対してバス使用許
可信号ＢＳＡＶｊの送出を行なつ０この際、バス制御装
置１は現在バスを占有している装置のバス使用要求信号
をデータ転送ストローブ信号ＤＴＳＤのタイミングで常
時監視することにより該装置のバス使用終了のタイミン
グを、前述の従来例にくらべ、容易に検知でき、バス制
御装置の構成の簡単化をはかることができる。
号ＢＳＲＱｊを受けているバス制御装置１は現在バスを
占有している演算処理装置２のバス使用要求信号ＢＳＲ
Ｑｉのオン、オフをデータ転送毎に転送ストローブ信号
ＤＴＳＤで識別し、該信号がオフとなつた時、演算処理
装置２へのバス使用許可信号ＢＳＡＶｉの送出を止め、
より優先度の高い入出力制御装置３に対してバス使用許
可信号ＢＳＡＶｊの送出を行なつ０この際、バス制御装
置１は現在バスを占有している装置のバス使用要求信号
をデータ転送ストローブ信号ＤＴＳＤのタイミングで常
時監視することにより該装置のバス使用終了のタイミン
グを、前述の従来例にくらべ、容易に検知でき、バス制
御装置の構成の簡単化をはかることができる。
そしてデータ転送中にはバスが排他的に使用されるので
、データの単一転送操作はもちろん、バースト（連続）
転送操作やリード（読出し）／モデイフアイ（修正）／
ライト（書込み）操作も行なえる。このような動作を実
現するためのバス制御装置１が有すべき構成の一具体例
を第５図に示す。
、データの単一転送操作はもちろん、バースト（連続）
転送操作やリード（読出し）／モデイフアイ（修正）／
ライト（書込み）操作も行なえる。このような動作を実
現するためのバス制御装置１が有すべき構成の一具体例
を第５図に示す。
第５図において制御装置は４つの優先レベルのバス使用
要求信号ＢＳＲＱ，ｌ，２，３、バス使用許可信号ＢＳ
ＡＶ，２，２，３の制御を行なう。本図において、任意
のバス使用要求信号ＢＳＲＱｉ（１＝ ，１，２，３）
はクロツクφ１で要求受付部ａにセツトされる。受付け
られた要求は優先度判定部ｂにより選択され、判定処理
時間ｔをおいてクロツクφ２で使用許可部ｃにセツトさ
れる。クロツクφ１，φ２は第６図に示す如き２相のク
ロツクで優先度判定、排他的処理に伴うハザードの防止
のために使用される。ｄはバス５の占有時間制御部で、
現在バスを使用している装置から出力されているバス使
用要求信号ＢＳＲＱｉ（１＝ 〜３）を選択し、データ
転送ストローブ信号ＤＴＳＤで該装置のバス占有終了の
タイミング、すなわち該装置のバス使用要求信号がオフ
となるタイミングを検知し、検出した時要求受付部ａに
サンプルクロツクφ１が入力を許可するゲート信号を送
る制御を行なう。第７図、第８図は要求受付部ａ１使用
許可部ｃを構成する回路Ａと、占有時間制御部ｄを構成
する回路Ｂの具体回路図である。
要求信号ＢＳＲＱ，ｌ，２，３、バス使用許可信号ＢＳ
ＡＶ，２，２，３の制御を行なう。本図において、任意
のバス使用要求信号ＢＳＲＱｉ（１＝ ，１，２，３）
はクロツクφ１で要求受付部ａにセツトされる。受付け
られた要求は優先度判定部ｂにより選択され、判定処理
時間ｔをおいてクロツクφ２で使用許可部ｃにセツトさ
れる。クロツクφ１，φ２は第６図に示す如き２相のク
ロツクで優先度判定、排他的処理に伴うハザードの防止
のために使用される。ｄはバス５の占有時間制御部で、
現在バスを使用している装置から出力されているバス使
用要求信号ＢＳＲＱｉ（１＝ 〜３）を選択し、データ
転送ストローブ信号ＤＴＳＤで該装置のバス占有終了の
タイミング、すなわち該装置のバス使用要求信号がオフ
となるタイミングを検知し、検出した時要求受付部ａに
サンプルクロツクφ１が入力を許可するゲート信号を送
る制御を行なう。第７図、第８図は要求受付部ａ１使用
許可部ｃを構成する回路Ａと、占有時間制御部ｄを構成
する回路Ｂの具体回路図である。
以上説明したように本発明によれば、特別な制御信号を
設けることなくまた単純な制御論理で多重の優先度を有
するバスの排他的優先制御および該バスの占有時間制御
を効率よく行なうことができ、特にマルチプロセツサシ
ステムなどの資源共有システムにおける資源競合制御や
特殊命令処理（テスト・アンド・セツト命令等）実行の
ためのハードウエアを最小構成にできる利点がある。
設けることなくまた単純な制御論理で多重の優先度を有
するバスの排他的優先制御および該バスの占有時間制御
を効率よく行なうことができ、特にマルチプロセツサシ
ステムなどの資源共有システムにおける資源競合制御や
特殊命令処理（テスト・アンド・セツト命令等）実行の
ためのハードウエアを最小構成にできる利点がある。
第１図は典型的なバス制御装置を有する情報処理システ
ムのプロツク図、第２図、第３図は従来のバス制御方式
の制御シーケンスを示す波形図、第４図は本発明の一実
施例におけるバス制御方式のバス制御シーケンスを示す
波形図、第５図は本実施例のバス制御方式を具体的に行
なうバス制御装置の回路構成図、第６図はクロツクの波
形図、第７図、第８図は第５図の要部回路図である。 １・・・・・・バス制御装置、２・・・・・・演算処理
装置、３・・・・・・入出力制御装置、４・・・・・・
主記憶装置、５・・・・・・バス、ＢＳＲＱｉ・・・・
・・バス使用要求信号、ＢＳＡＶｉ・・・・・・バス使
用許可信号、ＤＴＳＤ・・・・・・データ転送ストロー
ブ信号、ＢＢＳＹ・・・・・・バス占有主張信号、φ，
，φ２・・・・・・クロツク、ａ・・・・・・要求受付
部、ｂ・・・・・・優先度判定部、ｃ・・・・・・使用
許可部、ｄ・・・・・・バス使用終了検出部。
ムのプロツク図、第２図、第３図は従来のバス制御方式
の制御シーケンスを示す波形図、第４図は本発明の一実
施例におけるバス制御方式のバス制御シーケンスを示す
波形図、第５図は本実施例のバス制御方式を具体的に行
なうバス制御装置の回路構成図、第６図はクロツクの波
形図、第７図、第８図は第５図の要部回路図である。 １・・・・・・バス制御装置、２・・・・・・演算処理
装置、３・・・・・・入出力制御装置、４・・・・・・
主記憶装置、５・・・・・・バス、ＢＳＲＱｉ・・・・
・・バス使用要求信号、ＢＳＡＶｉ・・・・・・バス使
用許可信号、ＤＴＳＤ・・・・・・データ転送ストロー
ブ信号、ＢＢＳＹ・・・・・・バス占有主張信号、φ，
，φ２・・・・・・クロツク、ａ・・・・・・要求受付
部、ｂ・・・・・・優先度判定部、ｃ・・・・・・使用
許可部、ｄ・・・・・・バス使用終了検出部。
Claims (1)
- １ それぞれがバス使用要求信号及びデータ転送同期信
号を送信する、優先度があらかじめ割付けられた入出力
装置及び演算処理装置と、前記バス使用要求信号及び前
記バス転送同期信号を受信するとともに、バス使用許可
信号を送信するバス制御装置と、前記データ転送同期信
号を受信する主記憶装置と、前記入出力装置、前記演算
処理装置及び前記主記憶装置を共通に接続する双方向デ
ータバスとを備え、所望の回数のデータ転送を実行する
際に、前記入出力装置又は前記演算処理装置から送信さ
れる最後の前記データ転送同期信号の直前で、前記入出
力装置又は前記演算処理装置は前記バス使用要求信号の
送信を停止し、前記最後のデータ転送同期信号の送信の
タイミングで前記バス制御装置は前記バス使用要求信号
の状態を識別して前記バス使用許可信号の切換えタイミ
ングを発生することを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12107479A JPS5932808B2 (ja) | 1979-09-20 | 1979-09-20 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12107479A JPS5932808B2 (ja) | 1979-09-20 | 1979-09-20 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5644921A JPS5644921A (en) | 1981-04-24 |
| JPS5932808B2 true JPS5932808B2 (ja) | 1984-08-11 |
Family
ID=14802192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12107479A Expired JPS5932808B2 (ja) | 1979-09-20 | 1979-09-20 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932808B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015763A (ja) * | 1983-07-05 | 1985-01-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | インタ−フエ−ス制御装置 |
| JPS621054A (ja) * | 1985-06-13 | 1987-01-07 | Fujitsu Ltd | バス制御装置 |
| US4719569A (en) * | 1985-10-11 | 1988-01-12 | Sun Microsystems, Inc. | Arbitrator for allocating access to data processing resources |
-
1979
- 1979-09-20 JP JP12107479A patent/JPS5932808B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5644921A (en) | 1981-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0378070B1 (en) | Method and apparatus for limiting the utilization of an asynchronous bus with distributed controlled access | |
| EP0476990B1 (en) | Dynamic bus arbitration | |
| US4380052A (en) | Single transmission bus data network employing a daisy-chained bus data assignment control line which can bypass non-operating stations | |
| US4342995A (en) | Data network employing a single transmission bus for overlapping data transmission and acknowledgment signals | |
| US4408300A (en) | Single transmission bus data network employing an expandable daisy-chained bus assignment control line | |
| JP3084218B2 (ja) | 通信方法及び同期通信システム | |
| KR100708096B1 (ko) | 버스 시스템 및 그 실행 순서 조정방법 | |
| US5680554A (en) | Method and apparatus for arbitrating among processors for access to a common bus | |
| JPS6237428B2 (ja) | ||
| JPS5932808B2 (ja) | バス制御方式 | |
| KR101420290B1 (ko) | 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템 | |
| KR0139967B1 (ko) | 글로벌 버스의 멀티 프레임 전송제어회로 | |
| JPS6012666B2 (ja) | 分散形優先競合の自己制御方法および装置 | |
| JPS6024979B2 (ja) | 分散形優先競合の自己制御方法および装置 | |
| JPH07129503A (ja) | 調停装置 | |
| JP2000099455A (ja) | 先着優先バス競合制御方式 | |
| JPS6028021B2 (ja) | デ−タ転送制御方式 | |
| JPH08180027A (ja) | 調停回路 | |
| JPS6217263B2 (ja) | ||
| JPS5930294B2 (ja) | 情報転送制御装置 | |
| JPH04106651A (ja) | システムバスの制御装置 | |
| JPH04308955A (ja) | マルチプロセッサ装置 | |
| JPS5913763B2 (ja) | バス使用制御方法及び装置 | |
| JPH023851A (ja) | ダイレクトメモリアクセス装置 | |
| JPH03171245A (ja) | Ｄｍａ制御方式 |