JPS621054A - バス制御装置 - Google Patents

バス制御装置

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JPS621054A
JPS621054A JP12962585A JP12962585A JPS621054A JP S621054 A JPS621054 A JP S621054A JP 12962585 A JP12962585 A JP 12962585A JP 12962585 A JP12962585 A JP 12962585A JP S621054 A JPS621054 A JP S621054A
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JP
Japan
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bus
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signal
circuit
lotus
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JP12962585A
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Tatsuya Yamaguchi
達也 山口
Toshihiro Sakai
酒井 利弘
Kiyoshi Sudo
清 須藤
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バス制御方式であって、複数の装置がバスを共用し、バ
スの管理をハス制御装置によって行うシステムにおいて
、ハス制御装置に各装置のバス使用可能期間を出力する
手段を設け、それぞれの装置に優先順位判定手段を設け
、バスの使用の優先度と使用許可期間を制御し、ハス処
理の速度向上を可能とする。
〔産業上の利用分野〕
本発明はバス制御装置とバスを共用する複数の装置とか
らなるシステムにおけるバス制御方式に関するものであ
る。
中央処理装置システムは、複数の装置の共用するバスを
用いてデータの授受を行っている。このバスの使用状態
は、バス制御装置によって管理され、各装置がバスを使
用する場合には、バス要求信号をバス制御装置に送出し
て、バス制御装置の許可を14で、バスの使用を行って
いる。
従って、ハス要求信号を送出してから、バス使用の開始
されるまでの時間を短縮することが、システムの処理速
度を向上することに必要であり、高速のハス処理が行え
るバス制御方式が要望されている。
〔従来の技術〕
従来の構成は第6図に示すようになっている。
即ち、各装置1−1〜]−nはハス4に接続され、この
ハス4を共用使用する。バス制御装置2には、各装置(
1−1〜1−n)のハス使用の優先順位を決定する優先
順位決定回路(2−2)か設げである。
若し、例えば装置1−2がバスを使用しようとすると、
バス要求信号(1?EQ2)をバス制御装置2に送出す
る。ハス制御装置2は、このハス要求信号(RCo5)
を優先、順位決定回路(2−2)にて受信して、入力さ
れたバス要求信号に許可を与えるか優先順位をしらべる
若し、許可を与えるのであれば、肯定信号(ACK2信
号)を装置1−2に送出する。勿論、不許可であれば、
装置1,2は待たされることとなる。
肯定信号(ACK2信号)を受信した装置1−2はビジ
ー(BSY)信号を送出してハスの使用を開始する。
このビジー(BSY)信号は、各装置間でオープンコレ
クク出力を人力として、1本の線で接続させており、他
装置のハス要求信号がン1ス制御装置2に出力されるの
を禁止する。此の禁止は、装置1−2のハス使用が終了
すると解除される。
従って、ハス使用のタイムチャートは、第5図に示すよ
うになる。即ち、装置1−1と装置1−2とが同時にバ
ス要求信号(1?EQ1. RCo2)を出力すると、
優先順位決定回路2−2は優先順位の判定を行い、優先
度の高い装置1−2を決定して、A点で肯定(ACK2
)信号を装置1−2に送出する。装置1−2はビジー 
(BSY)信号を出力して他装置のバス要求信号を装置
1−2のバス使用終了まで禁止する。終了するとB点に
てビジー(BSY)信号をオフとして、禁止を解除して
、装置1−1の優先判定を開始し、0点にて装置1−1
がバス使用を開始する。
〔発明が解決しようとする問題点〕
この従来の方式では、バス要求信号が優先順位決定回路
にて判定されて許可されるとバスの使用が行われ、使用
の可否を判定する分、処理時間が遅くなると云う問題が
あった。
本発明は、このような点にかんがみて創作されたもので
、簡易な構成でハス処理の速いハス制御方式を提供する
ことを目的としている。
〔問題点を解決するための手段〕
第1図は本発明のバス制御方式の原理ブロック図を示す
各装置1−1〜Lnのそれぞれに、ハス使用の優先順位
を判定する手段3−1〜3−nを備えると共に、ハス制
御装置2に各装置1−1〜1−nのバス使用可能期間を
出力する手段2−1を設けるように構成されている。
〔作用〕
各装置は、自身の優先順位判定手段によって、優先順位
を判定して、ハス制御装置のバス使用可能期間を出力す
る手段2−1に基づいて、バス使用を開始し、手段2−
1と装置自らの終了によって、ハスの開放を行う。
従って、バス要求信号を出力する時に、既に優先順位は
判定され、優先順位決定が速く行われ、処理速度を向上
する。
〔実施例〕
第2図は本発明の実施例であって、バスサイクルの1周
期を1スロツトと定め、装置が7台として示す。各装置
1−1〜1−7に優先判定手段3−1〜3〜7が設けで
ある。この優先判定手段3−1〜3−7はそれぞれ図に
示すように論理積回路(AND回路)5−1〜5−7と
フリップフロップ回路(FF回路)6−1〜6−7とで
構成されている。
優先判定手段3−1を例に説明を行う。AND回路5−
1は装置1−2〜1−7のバス要求信号REQ2〜RE
Q7が何れも出力されてない状態で、然もバス使用可能
期間を出力する手段2−1の使用許可信号(REQE信
号)が許可状態、即ち論理゛1゛ なる際に、「通」状
態となる。なお使用許可信号(1?EQε信号)に付い
ては後述する。
従って、装置1−1は優先度の最も低い装置であリ、順
次優先度は高くなり、装置1−7が最も優先度が高い。
「通」状態となったAND回路5−1の出力はFF回路
6−1に入力されて、FF回路6−1は論理゛1゛を出
力する。この出力を肯定信号(ACKI)とする。
装置1−1は自装置のアクセス時間をカウントシて、ア
クセスが終了すると、アクセス終了の最終スロット信号
でFF回路6−1をリセットしてACKIを論理゛0°
 とする。
ハス使用可能期間を出力する手段(アクセスモード制御
回路)2−1は、第4図に示すように構成されている。
例えば、装置1−2がアクゼスをする場合のバス占有サ
イクル数(アクセス・モード)をデコーダ2−10にて
解読する。若し、解読した結果4スロツトであると、ア
ンド回路2−13の一方入力端を論理゛I′ とする。
各装置より、この例の場合REQ2がオン状態であり、
オア回路2−21を介してアンド回路2−22に入力さ
れ使用許可信号(17E(lE倍信号がオンであると、
アンド回路2−22は、論理°1″を出力して、FF回
路2−17に入力される。このFF回路2−17はバス
サイクルと同じクロックで作動し、3スロツト目でアン
ド回路2−13の他端を論理“1° とする。
即ち、第5図に示すように4スロツト占有サイクルの(
gl波形の3スロツト目で、オア回路2−15を介して
REQE信号、第5図の(h)信号を出力する。この3
スロツト〜4スロツト間、即ち、最終スロットでREQ
II’オンの判定を行う。
即ち、装置1−1のアクセス要求がこの最終スロットで
許可可否が判定されて、上記した同じ工程をへてバスの
使用が行われる。
以上の動作説明は、装置1−1に付いて行ったが、他装
置1−2〜1−7についても同様であることは勿論であ
る。
本発明のタイムチャートを第3図に示す。図に示すよう
に、装置1−1と装置1−2がバスを要求をするとする
と、装置Ll はバス要求信号(17EQ1)を自らの
判定回路に、装置1−2はパス要求信号(R2O3)を
自らの判定回路とプライオリティの低い装置I−1の判
定回路に出力する。この時使用許可信号REQE信号が
オンであった場合、各装置間の判定回路の判定でR2O
3の方がl?EQ1より優先度高いと判定し、装置1−
2は直ちに、バス使用を開始する。
バス制御装置はバス使用期間REQE信号をオフとして
他装置のRε口n信号をディスエイプルし、最終スロッ
トにてREQE信号をオンにして他装置のパス要求信号
を判定回路内でイネーブルする。
従って、優先順位を決定する時間が最終スロットにて行
われ短縮されることとなる。
〔発明の効果〕
以上述べてきたように、本発明によれば、極めて簡易な
構成で、バス制御処理が高速に行え、処理装置の処理速
度を向上することができ、実用的に極めて有用である。
【図面の簡単な説明】
第1図は本発明のバス制fm1方式の原理ブロック図、 第2図は本発明の実施例のブロック図、第3図は本発明
のタイムチャート、 第4図は本発明のアクセスモード制御回路のブロック図
、 第5図はアクセスモード制御回路のタイムチャート、 第6図は従来のハス制御方式を説明するためのブロック
図、 第7図は従来のタイムチャートである。 lff1ニオイて、1−1〜l−nは装置、2はハス制
御装置、2−1はアクセス・モード制御回路、3−1〜
3−nは優先順位判定手段、4はハスを示す。 本φ≦θ耳のへ゛ス歩J御方表の原理フ゛ロソ7図第1
図 2トイド巨イめフィバ“F−で−ト 第3図 不iド8月ハア芦2モガ1ミ°&Il沖区1m偽7”Ω
−7bり第4図 77で又モーμ′到狗戸口外のフイムチャート第5図 @611 ネ疋f;の7ブム十ヤード fs 7 図

Claims (1)

  1. 【特許請求の範囲】 バスを共用使用する複数の装置(1−1〜1−n)とバ
    スの使用状態を管理するバス制御装置(2)とからなる
    システムにおいて、 前記各装置(1−1〜1−n)に前記バス使用の優先順
    位を判定する手段(3−1〜3−n)をそれぞれ備える
    と共に、前記バス制御装置(2)に前記各装置(1−1
    〜1−n)のバス使用可能期間を出力する手段(2−1
    )とを備え、 バスの使用の優先順位を各装置にて決定し、各装置から
    送られてくるバス制御情報によりバス使用可能期間をバ
    ス制御装置によって制御するようにしたことを特徴とす
    るバス制御方式。
JP12962585A 1985-06-13 1985-06-13 バス制御装置 Granted JPS621054A (ja)

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JP12962585A JPS621054A (ja) 1985-06-13 1985-06-13 バス制御装置

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JPS621054A true JPS621054A (ja) 1987-01-07
JPH0462097B2 JPH0462097B2 (ja) 1992-10-05

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ID=15014107

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50150332A (ja) * 1974-05-22 1975-12-02
JPS5258432A (en) * 1975-11-10 1977-05-13 Nec Corp Common bus control circuit
JPS5644921A (en) * 1979-09-20 1981-04-24 Matsushita Electric Ind Co Ltd Bus control system
JPS59177628A (ja) * 1983-03-28 1984-10-08 Nec Corp バス制御回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50150332A (ja) * 1974-05-22 1975-12-02
JPS5258432A (en) * 1975-11-10 1977-05-13 Nec Corp Common bus control circuit
JPS5644921A (en) * 1979-09-20 1981-04-24 Matsushita Electric Ind Co Ltd Bus control system
JPS59177628A (ja) * 1983-03-28 1984-10-08 Nec Corp バス制御回路

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